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Compact Modeling of Oxide-Semiconductor, 2D Material, Carbon Nanotube, and Cryogenic Transistors with Experiment Verification

본 논문은 양자 가둠, 트랩 전하, 밴드 테일 상태, 그리고 다양한 동작 영역에 걸친 온도 의존적 수송 메커니즘을 통합함으로써 OSFET, 2DFET, CNFET 및 극저온 MOSFET을 포함한 다양한 차세대 트랜지스터 기술의 전기적 특성을 정확하게 시뮬레이션하는 통합 컴팩트 모델을 제시하고 실험적으로 검증한다.

원저자: Chien-Ting Tung

게시일 2026-08-31

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CC BY 4.0

원저자: Chien-Ting Tung

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

컴퓨터를 더 빠르고 작게 만들려는 끊임없는 추진력은 오랫동안 트랜지스터라고 불리는 내부의 아주 작은 스위치를 축소하는 데 의존해 왔습니다. 수십 년 동안 이 스위치들은 실리콘이라는 재료로 만들어졌으며, 이 재료는 업계에 큰 기여를 해왔습니다. 그러나 엔지니어들이 이러한 부품들을 물리적 한계까지 밀어붙임에 따라, 기존 칩 위에 쌓을 수 있거나 극저온에서도 실패 없이 작동할 수 있는 새로운 재료를 찾고 있습니다. 이러한 신흥 재료에는 스크린에 사용되는 비정질 산화물 반도체, 원자 단위로 얇은 2차원 시트, 그리고 아주 작은 탄소 나노튜브 등이 포함됩니다. 과제는 단순히 이러한 장치를 만드는 것뿐만 아니라, 엔지니어들이 이를 바탕으로 회로를 설계할 수 있도록 이들이 정확히 어떻게 작동하는지 이해하는 것입니다. 이를 위해 과학자들은 컴팩트 모델을 사용하는데, 이는 트랜지스터가 전기에 어떻게 반응할지에 대한 청사진 역할을 하는 단순화된 수학적 기술입니다. 신뢰할 수 있는 청사진 없이는 이러한 새로운 기술들이 실제 컴퓨터에서 어떻게 성능을 발휘할지 예측하는 것이 불가능합니다.

이 연구에서 한 연구자는 네 가지 매우 다른 유형의 신흥 트랜지스터, 즉 산화물 반도체 스위치, 2차원 물질 스위치, 탄소 나노튜브 스위치, 그리고 극저온에서 작동하는 표준 실리콘 스위치를 설명할 수 있는 단일하고 통합된 청사지를 만들었습니다. 각 재료마다 별도의 규칙을 만드는 대신, 저자는 각 재료의 독특한 특성을 고려하는 유연한 프레임워크를 개발했습니다. 이 모델은 전자들이 재료 내의 결함 속에 어떻게 갇히는지, 전자들이 믿을 수 없을 정도로 얇은 공간에 압착되었을 때 어떻게 행동하는지, 그리고 장치가 절대 영도 근처로 냉각될 때 어떻게 이동하는지를 고려합니다. 이 프레임워크를 제작된 소자의 실제 측정값 및 발표된 데이터와 대조하여 테스트함으로써, 연구자는 하나의 일관된 원칙 세트가 이 모든 다양한 기술의 동작을 정확하게 예측할 수 있음을 입증했습니다.

이 성과의 핵심은 모델이 트랜지스터 내부의 보이지 않는 힘을 다루는 방식에 있습니다. 이 미세한 장치들에서 전자들은 단순히 파이프 속의 물처럼 흐르는 것이 아닙니다. 전자들은 복잡한 방식으로 재료와 상호작용합니다. 모델은 결함에 갇히는 전자의 전하량을 계산하는 방법을 포함하는데, 이는 실리콘보다 결함이 많은 경향이 있는 산화물 반도체에 매우 중요합니다. 또한, 매우 얇은 재료에서는 전자들이 벌크 실리콘에서와 다르게 행동한다는 점, 즉 양자 구속 현상을 고려합니다. 나아가 모델은 긴 채널에서 보이는 느리고 부딪히며 이동하는 움직임과, 매우 짧은 채널에서 보이는 빠르고 방해받지 않는 비행 사이의 간극을 메웁니다. 이를 통해 동일한 방정식이 1마이크로미터에 가까운 길이의 트랜지스터와 단 몇 나노미터 너비의 트랜지스터를 모두 설명할 수 있게 됩니다.

모델의 작동을 증명하기 위해, 연구자는 먼저 인듐 갈륨 산화물(산화물 반도체의 한 종류)로 만들어진 새로 제작된 트랜지스터를 테스트했습니다. 이 장치는 게이트 길이가 40나노미터에서 거의 1마이크로미터에 이르는 실리콘 칩 위에 구축되었습니다. 모델은 연구자가 갇힌 전하의 효과를 포함했을 때만 측정된 전기 데이터와 성공적으로 일치했습니다. 갇힌 전자들을 고려하지 않으면 모델은 장치가 켜지는 방식을 예측하는 데 실패했습니다. 이 적합성은 매우 정밀하여, 단순한 모델로는 놓쳤을 디테일인 700 켈빈에 해당하는 트랩의 에너지 준위까지 밝혀냈습니다. 이 검증은 모델이 이상적인 이론이 아닌, 실제 재료의 복잡한 현실을 다룰 수 있음을 확인시켜 주었습니다.

연구자는 동일한 모델을 두 가지 다른 최첨단 재료인 이황화 몰리브데나(2차원 물질)와 탄소 나노튜브에 적용했습니다. 채널 길이가 10나노미터인 이황화 몰리브데나 트랜지스터의 경우, 모델은 동작을 정확히 예측했으며 금속과 재료 사이의 접촉 저항이 상당히 낮다는 것을 밝혀냈습니다. 탄소 나노튜브 트랜지스터의 경우, 모델은 튜브의 1차원적 특성으로 인해 커패시턴스(전하를 저장하는 능력)가 비선형적으로 변하는 독특한 전기적 특성을 포착했습니다. 모델은 90나노미터와 10나노미터 채널 길이를 가진 장치들에 대해 측정된 데이터를 성공적으로 재현해 냈으며, 이는 서로 다른 구조를 가졌음에도 불구하고 동일한 근본 물리학이 두 재료를 설명할 수 있음을 보여주었습니다.

마지막으로, 모델은 실리온 트랜지스터를 상온에서 8 켈빈까지 냉각하는 시뮬레이션을 통해 극한 조건 하에서 테스트되었습니다. 이 차가운 환경에서 전자의 움직임은 "밴드 테일 상태(band-tail states)", 즉 전자가 보통 위치하는 주요 에너지 밴드 바로 아래에 나타나는 에너지 준위에 의해 크게 영향을 받습니다. 모델은 이러한 상태들을 포함하였고, 트랜지스터의 온/오프 스위칭 능력이 매우 낮은 온도에서 안정화될 것임을 성공적으로 예측하여 실험적 관찰 결과와 일치함을 보여주었습니다. 이는 모델이 양자 컴퓨팅 응용 분야에 필수적인 저온 작동의 복잡한 물리학을 다룰 수 있음을 확인시켜 주었습니다.

다양한 재료와 조건에 걸쳐 모델의 검증을 마친 후, 연구자는 이 모델을 사용하여 간단한 디지털 회로, 구체적으로 17단 링 오실레이터에서 이들이 어떻게 작동할지 시뮬레이션했습니다. 시뮬레이션은 최상의 성능을 찾기 위해 외부 배선 저항이 없는 이상적인 조건을 가정했습니다. 결과는 탄소 나노튜브 트랜지스터가 단 0.15 피코초의 지연 시간으로 믿을 수 없을 만큼 빠르게 전환될 수 있음을 보여주었으나, 이황화 몰리브데나 트랜지스터의 지연 시간은 1.7 피코초로 더 느렸습니다. 그러나 시뮬레이션은 탄소 나노튜브 설계의 약점도 부각시켰는데, 전압이 높을 때 전류 누설이 크게 발생한다는 점이었습니다. 이는 탄소 나노튜브가 빠르기는 하지만, 그 누설을 제어하기 위해 더 나은 공학적 설계가 필요할 수 있음을 시사합니다. 산화물 반도체 트랜지스터는 가장 빠르지는 않았지만, 전류 흐름에 대한 탁월한 제어력을 보여주어 특정 응용 분야에 강력한 후보임을 나타냈습니다.

이 연구는 반도체 산업에 강력한 도구를 제공하며, 차세대 트랜지스터를 설계하고 평가할 수 있는 단일하고 일관된 방법을 제시합니다. 통합된 접근 방식이 산화물 반도체부터 탄소 나노튜브, 저온 실리콘에 이르기까지 모든 것을 정확하게 설명할 수 있음을 입증함으로써, 이 연구는 새로운 기술 개발의 중요한 장벽을 제거합니다. 이는 엔지니어들이 장치를 실제로 만들기 전에 그것이 어떻게 작동할지 예측할 수 있게 하여, 더 발전되고 효율적인 전자 시스템을 향한 경로를 가속화합니다. 연구 결과는 각 재료가 고유의 강점과 약점을 가지고 있지만, 모두 공통된 물리적 렌즈를 통해 이해될 수 있음을 시사하며, 다양한 재료가 하나의 칩 안에서 함께 작동하는 미래를 위한 길을 열어줍니다.

기술 요약: 차세대 트랜지스터의 통합 컴팩트 모델링

문제 제기
산화물 반도체 전계효과 트랜지스터(OSFET), 2차원 물질 FET(2DFET), 탄소 나노튜브 FET(CNFET), 그리고 극저온 MOSFET을 포함한 차세대 트랜지스터 기술은 미래의 3차원 집적 회로(3DIC) 및 후공정(BE-end-of-line, BEOL) 애플리케이션에 있어 매우 중요하다. 이러한 소자들은 공정 호환성, 광학적 투명성, 원자층 두께의 바디를 통한 향상된 정전기 제어 등의 장점을 제공하지만, 중대한 장벽이 남아 있다: 바로 산업 표준이 될 수 있는 통합된 컴팩트 모델의 부재이다. 기존 문헌에는 특정 소자에 특화된 파편화된 모델들은 존재하지만, OSFET, 2DFET, CNFET의 다양한 물리 현상을 동시에 정확하게 설명할 수 있는 단일 프레임워크는 현재 존재하지 않는다. 이러한 부재는 차세대 기술을 위한 기술 경로 탐색(technology pathfinding) 및 설계-공정 최적화(DTCO)를 저해한다. 또한, 표준적인 컴팩트 모델링 접근 방식으로는 구현하기 어려운 극저온 동작 및 해당 재료들에 내재된 고유한 양자 효과(밴드 테일 상태 및 양자 커패시턴스 등)를 정확하게 모델링하는 데 어려움이 있다.

방법론
본 논문은 다양한 소자 구조와 동작 조건을 포괄하기 위해 물리 기반 수식을 통합한 통합 컴팩트 모델을 제안한다. 핵심 방법론은 세 가지 주요 구성 요소로 이루어진다:

통합 전하 밀도 정식화: 본 모델은 양자 구속(quantum confinement), 트랩 전하(trap charges), 그리고 밴드 테일 상태(band-tail states)를 포함하도록 기존 MOSFET 전하 모델을 확장한다. 통합 전하 밀도 정식화는 1D/2D 상태 밀도(DOS)와 트랩 전하를 고려한다. 구체적으로, 경험적인 클램핑(clamping)을 피하기 위해 열 전압(thermal voltage)과 밴드 테일 전압 사이의 전이를 설명하는 물리적으로 동기화된 유효 열 전압( $\phi_{eff}$ )을 도입한다. 이를 통해 비정질 산화물 반도체의 특징인 지수 함수적 전하 분포와 극저온 조건을 처리할 수 있다.
물리 기반 수송 모델: 장채널 확산 영역(long-channel diffusive regime)에서 단채널 탄도성 한계(short-channel ballistic limit)까지의 캐리어 수송을 매끄럽게 포착하기 위해, 본 모델은 평균 자유 행로(MFP)에 기반한 투과 계수( $\mathcal{T}$ )를 포함한다. 채널 전류는 상단 장벽에서의 전하량에 유효 캐리어 속도를 곱하여 계산되며, 이 속도는 포화 함수를 통해 열 속도(thermal velocity)에 의해 제한된다. 또한, $V_T$ 롤오프(roll-off) 및 DIBL과 같은 단채널 효과를 설명하기 위해 채널 길이에 따른 문턱 전압( $V_T$ ) 및 이데알리티 인자( $n$ )의 길이 의존적 스케일링을 포함한다.
온도 및 스케일링 확장: 본 모델은 상온에서 극저온(8 K까지)까지의 유효성을 확장하기 위해 최소한의 온도 의존적 파라미터를 포함한다. 여기에는 밴드갭(밴드갭이 $V_T$ 에 미치는 영향), 열 속도, 이동도 및 포화 속도에 대한 온도 의존성이 포함된다. 2D 정전기 효과를 설명하기 위한 스케일링 모델이 포함되어 있으며, 1D(CNFET) 및 2D(2DFET) 상태 밀도를 위해 특정 파라미터가 조정된다.

주요 기여

통합 프레임워크: 각 기술마다 별도의 모델 구조를 요구하지 않고 OSFET, 2DFET, CNFET 및 극저온 MOSFET을 시뮬레이션할 수 있는 단일 컴팩트 모델을 개발하였다.
밴드 테일 상태 통합: 밴드 테일 상태와 트랩 전하를 명시적으로 포함하는 통합 전하 밀도 정식화를 도입하여, 비정질 재료의 하부 임계(subthreshold) 동작과 극저한 동작을 정확하게 모델링할 수 있게 하였다.
양자 커패시턴스 처리: 본 모델은 2D 물질의 선형 양자 커패시턴스( $n_q=1$ )와 1D 탄소 나노튜브의 비선형 양자 커패시턴스( $n_q \approx 2.6$ )를 성공적으로 구분하여, 커패시턴스-전압 특성을 정확하게 재현한다.
실험적 검증: 본 모델은 다음을 포함한 다양한 실험 데이터에 대해 검증되었다:
- 채널 길이가 40 nm에서 970 nm에 이르는 제작된 n형 In $_2$ O $_3$ FET(OSFETs).
- 발표된 10-nm MoS $_2$ FET(2DFETs) 데이터.
- 발표된 90-nm 및 10-nm CNFET 데이터.
- 300 K에서 8 K까지 측정된 FinFET 데이터.

결과
제안된 모델은 테스트된 모든 소자 유형 및 동작 조건에서 실험 데이터와 매우 잘 일치하는 성능을 보여준다:

OSFETs: In $_2$ O $_3$ FET의 경우, 트랩 전하를 포함하는 것이 결정적임을 확인하였다. 트랩 전하가 없는 모델은 약한 반전(weak-inversion) 영역에서의 매끄러운 전이를 포착하는 데 실패하였다. 모델은 단일 피팅 파라미터 세트(트랩 커패시턴스 제외)를 사용하여 40 nm에서 970 nm 범위의 소자에 대한 $I_d$ - $V_g$ 및 $I_d$ - $V_d$ 특성을 정확하게 예측하였다.
2DFETs: 10-nm MoS $_2$ FET의 경우, 모델은 85 $\Omega\cdot\mu$ m의 접촉 저항을 추출하였으며, 짧은 평균 자유 행로(2.3 nm)로 인해 10 nm에서도 수송이 여전히 확산(diffusive) 상태임을 확인하였다. 분석 결과, 원자층 두께의 MoS $_2$ 채널이 10-nm 채널 길이에서 우수한 DIBL(40 mV)을 제공함을 언급하였다.
CNFETs: 모델은 $n_q=2.6$ 으로 설정함으로써 CNFET의 비선형 양자 커패시턴스 효과를 정확하게 재현하였다. 90-nm 및 10-nm 소자에 대한 $I_d$ - $V_g$ 및 $I_d$ - $V_d$ 데이터를 성공적으로 피팅하였다. 결과에 따르면, 추출된 10-nm CNFET는 큰 DIBL(280 mV)을 경험하며, 이는 상당한 누설 전류를 의미한다.
극저온 MOSFETs: 본 모델은 300 K에서 8 K까지의 FinFET 특성을 정확하게 재현하였으며, 밴드 테일 상태로 인해 50 K 미만에서 발생하는 하부 임계 스윙(subthreshold swing) 포화를 포착하였다.

교정된 모델(Verilog-A로 구현)을 사용한 회로 레벨 시뮬레이션은 17단 링 오실레이터의 고유 지연(intrinsic delay)을 예측하였다. 결과에 따르면 1.5-nm 기술 노드에서 MoS $_2$ FET의 고유 지연은 1.7 ps이고, CNFET는 0.15 ps였다. 분석 결과, CNFET는 높은 열 속도로 인해 우수한 속도를 제공하지만 상당한 DIBL(280 mV) 문제를 겪는 반면, MoS $_2$ FET는 낮은 캐리어 속도로 제한되지만 우수한 정전기 제어 능력(40 mV DIBL)을 제공한다는 점이 강조되었다.

의의
본 논문은 이 연구가 미래의 차세대 트랜지스터 기술을 평가하기 위한 예측 가능한 프레임워크를 제공한다고 주장한다. 양자 구속, 트랩 전하, 밴드 테일 상태 및 탄도성 수송을 고려하는 통합 모델을 구축함으로써, 본 연구는 OSFET, 2DFET 및 CNFET를 위한 산업 표준 컴팩트 모델링의 공백을 메운다. 저자는 이 프레임워크가 특히 BEOL 호환 모놀리식 3D 집적 및 크라이오-CMOS(cryo-CMOS) 애플리케이션을 위한 기술 경로 탐색 및 DTCO를 지원한다고 밝혔다. 다양한 실험 데이터셋에 대한 성공적인 검증은 이러한 첨단 소자 기술의 정확한 컴팩트 모델링을 달성하기 위해 트랩 전하와 양자 커패시턴스가 반드시 포함되어야 하는 핵심 요소임을 입증한다.

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