Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security

ملخص تقني لـ Crypto-RV: معالج مساعد لـ RISC-V قائم على FPGA عالي الكفاءة للتشفير

بيان المشكلة
تعد العمليات التشفيرية ضرورية لتأمين إنترنت الأشياء (IoT)، والحوسبة الطرفية، والأنظمة ذاتية القيادة. ومع ذلك، تعاني منصات RISC-V الحالية من نقص في الدعم العتادي الفعال لعائلات الخوارزميات التشفيرية الشاملة، لا سيما عند دمج التشفير ما بعد الكمي (PQC). تواجه الحلول الحالية قيودًا كبيرة: حيث تظل توسعات مجموعة التعليمات (ISA) غالبًا على مستوى الـ ISA دون وجود بنيات مجهرية (microarchitectures) ملموسة؛ كما أن التنفيذات المحسنة برمجياً تشترك في مسارات تنفيذ عامة تحد من إنتاجية تعدد الخوارزميات؛ وتفتقر المسرعات العتادية الموجودة إما إلى التكامل الوثيق مع وحدة المعالجة المركزية (CPU)، أو تدعم فقط مجموعة ضيقة من خوارزميات 32 بت، أو تفشل في تحسين الجدولة لأعباء عمل الهاش الكبير (large-hash) وهاش الشجرة (tree-hash). علاوة على ذلك، تعاني نوى RISC-V التقليدية من اختناقات شديدة في الذاكرة أثناء عمليات النواة التشفيرية، حيث يستهلك 70-85% من دورات التنفيذ في عمليات التحميل والتخزين (load/store)، وهي مشكلة تتفاقم في أعباء عمل الهاش المتعدد مثل أشجار ميركل (Merkle trees) وSPHINCS+.

المنهجية والبنية الهيكلية
يقترح البحث Crypto-RV، وهو معالج مساعد لـ RISC-V عالي الكفاءة مصمم لتوحيد دعم كل من SHA-256، وSHA-512، وSM3، وSHA3-256، وSHAKE-128، وSHAKE-256، وAES-126، وHARAKA-256، وHARAKA-512 ضمن مسار بيانات واحد بقدر 64 بت. تم تنفيذ النظام على لوحة Xilinx ZCU102 FPGA، حيث يدمج نظام معالجة (PS) مع وحدة معالجة ARM Cortex-A53 ومنطق قابل للبرمجة (PL) يستضيف المعالج المساعد.

تعتمد البنية على ثلاثة ابتكارات رئيسية:

1. مخزن مؤقت داخلي عالي النطاق الترددي (128×64 بت): لمعالجة اختناقات الذاكرة، يستخدم Crypto-RV مخزناً مؤقتاً داخلياً وثيق الارتباط. فبدلاً من الوصول المتكرر إلى الذاكرة خارج الرقاقة للوصول إلى الحالات الوسيطة وكتل الرسائل، يقوم المعالج بتهيئة المخزن المؤقت مرة واحدة بالثوابت وكلمات الرسالة. يسمح هذا ببقاء الحالات الوسيطة داخل الرقاقة طوال تسلسل الدورات. تسهل تعليمات نقل البيانات المخصصة عمليات النقل الجماعي لما يصل إلى 128 كلمة، مما يفصل إعادة استخدام البيانات عالية النطاق الترددي داخل الدورات عن عمليات الوصول منخفضة النطاق الترددي خارج الرقاقة. يقلل هذا من عدد تعليمات التحميل/التخزين ويمكّن وحدات التشفح المتخصصة من تحقيق دورة تنفيذ واحدة لكل مسار (pipeline iteration) في كل دورة بعد مرحلة الإحماء.

2. وحدات تنفيذ متخصصة في التشفير: يستخدم المعالج المساعد محركات موحدة ومسارية لمشاركة الموارد الوظيفية عبر خوارزميات متعددة مع الحفاظ على مسار حرج قصير:

   • وحدة موحدة لـ SM3/SHA-256/SHA-512: خط معالجة مكون من أربع مراحل يتشارك في الجامع (adders) ومضاعفات اختيار الوضع (mode-select multiplexers). في وضع SHA-512، تعالج الوحدة كتلة واحدة بقدر 1024 بت في الدورة الواحدة؛ وفي وضع SHA-256/SM3، تعالج مسارات البيانات بقدر 32 بت كتلتين بالتوازي، مما يضاعف الإنتاجية فعلياً مع مشاركة أكثر من 80% من الموارد الحسابية.
   • وحدة موحدة لـ AES-128/HARAKA-256/512: خط معالجة مكون من أربع مراحل يسرع حسابات Haraka الكاملة، بما في ذلك توليد ثوابت الدور (RC) من مفاتيح البذور (SK) والمفاتات العامة (PK). هذا يلغي اختناق الـ RC الذي يعيق التنفيذات الجزئية، مما يتيح تسريعاً كاملاً للتوقيعات القائمة على الهاش مثل SPHINCS+.
   • وحدة موحدة لـ SHA3-256/SHAKE-128/256: هيكل غير مفرود (unrolled) مكون من مرحلتين يعالج دورتي Keccak متتاليتين في كل دورة ساعة. يقلل هذا من عمق التكرار الفعلي من 24 دورة إلى 12 دورة، مما يقلل زمن التأخير إلى النصف مقارنة بالتصاميم أحادية الدورة مع الحفاظ على استقرار التوقيت (timing closure) عند 160 ميجاهرتز.

3. آلية التخزين المؤقت المزدوج (Double-Buffering): للتغلب على عدم التوافق في الإنتاجية بين النوى المتخصصة وأنظمة الذاكرة الفرعية، ينفذ Crypto-RV مخطط تخزين مؤقت مزدوج هرمي بين ذاكرة البيانات (DM) بسعة 1024×64 بت والمخزن المؤقت الداخلي بسعة 128×64 بت. يسمح هذا بتدفق بيانات جديدة إلى المخزن المؤقت عبر الـ DMA بينما تستمر العمليات الحسابية على الكتلة الحالية، مما يحقق تداخلاً مثالياً بين الحوسبة والـ DMA ($T_{total} \approx T_{compute}$). يدعم هذا عمليات الهاش متعددة الكتل وأعباء عمل الهاش المتعددة دون توقف خط المعالجة.

النتائج التجريبية
تم تنفيذ Crypto-RV على لوحة Xilinx ZCU102 FPGA بتردد 160 ميجاهرتز مع استهلاك طاقة ديناميكية قدره 0.851 واط. يشغل التصميم 34,704 من وحدات LUT، و37,329 من وحدات FF، و22 من وحدات BRAM.

• التسريع مقارنة بالأساس (Baseline): مقارنة بنواة RISC-V الأساسية، يحقق Crypto-RV تسريعاً يتراوح بين 165× إلى 1,061×. وتحديداً، حققت خوارزميات SHA-256/512/SM3 تحسينات قدرها 660×/604×/789×، بينما وصلت خواروات AES-128 وHARAKA-256/512 إلى مكاسب قدرها 965×/1,061×/780×.
• كفاءة الطاقة: عند مقارنته بمعالجات قوية (Intel i9-10940X، وIntel i7-12700H، وARM Cortex-A53)، يظهر Crypto-RV كفاءة طاقة فائقة (تقاس بـ Mbps/W). حيث يحقق كفاءة أفضل بمقدار 5.8× إلى 17.4× من Intel i9-10940X، حيث وصل SHA-512 إلى ذروة تحسن بلغت 11.8× (187.08 Mbps/W مقابل 15.89 Mbps/W).
• المقارنة مع أعمال RISC-V السابقة: يقلل Crypto-RV بشكل كبير من الدورات لكل بايت مقارنة بمسرعات RISC-V ذات الصلة. على سبيل المثال، هو أسرع بـ 56.70× من التصميم المرجعي [11] لـ SHA-256 وأسرع بـ 1,291× لـ SHA-512 مقارنة بالتصميم [13]. ويحقق باستمرار 2.0 إلى 4.1 دورة/بايت عبر جميع الخوارزميات المدعومة.

الأهمية والادعاءات
يزعم البحث أن Crypto-RV يوفر حلاً قابلاً للتطبيق، عالي الأداء، وعالي الكفاءة في استهلاك الطاقة لمعالجة التشفير في بيئات إنترنت الأشياء محدودة الموارد. من خلال توحيد دعم دوال الهاش القياسية، وتشفير الكتل، والبدائل الكمية (HARAKA) في مسار بيانات واحد بقدر 64 بت، تقوم البنية بتحويل العمليات التشفيرية من تنفيذ مقيد بالذاكرة إلى تنفيذ مقيد بالحوسبة. ويؤكد المؤلفون أن قدرة التصميم على التعامل مع عمليات الهاش الكبيرة وهاش الشجرة دون توقفات في الذاكرة تجعله مناسباً بشكل خاص لتطبيقات التشفير ما بعد الكمي (PQC) الناشئة. علاوة على ذلك، يضع البحث Crypto-RV كمنصة عتادية مرنة يمكن توسيعها في العمل المستقبلي لتسريع توليد توقيعات SPHINCS+ بالكامل من خلال نوى متخصصة في هاش الشجرة، مما يؤسس لقاعدة للأمن السيبراني الآمن كمياً في إنترنت الأشياء.