Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security

Technische Samenvatting van Crypto-RV: Efficiënt FPGA-gebaseerd RISC-V Cryptografisch Co-processor

Probleemstelling
Cryptografische operaties zijn essentieel voor het beveiligen van IoT, edge computing en autonome systemen. Bestaande RISC-V-platforms lijden echter aan een gebrek aan efficiënte hardwarematige ondersteuning voor uitgebreide cryptografische algoritmefamilies, met name bij de integratie van post-kwantum cryptografie (PQC). Huidige oplossingen kampen met significante beperkingen: instructieset-extensies blijven vaak op het ISA-niveau zonder concrete microarchitecturen; software-geoptimaliseerde implementaties delen generieke pipelines die de throughput van meerdere algoritmen beperken; en bestaande hardware-accelerators missen ofwel een nauwe CPU-integratie, ondersteunen slechts een beperkt aantal 32-bits algoritmen, of falen in het optimaliseren van de scheduling voor large-hash en tree-hash workloads. Bovendien ervaren conventionele RISC-V-kernen ernstige geheugenbottlenecks tijdens cryptografische kernels, waarbij 70–85% van de executiecycli wordt verbruikt door load/store-operaties, een probleem dat wordt verergerd door multi-hash workloads zoals Merkle-trees en SPHINCS+.

Methodologie en Architectuur
Het artikel stelt Crypto-RV voor, een hoogefficiënte RISC-V co-processor die ontworpen is om ondersteuning te verenigen voor SHA-256, SHA-512, SM3, SHA3-256, SHAKE-128, SHAKE-256, AES-128, HARAKA-256 en HARAKA-512 binnen een enkele 64-bits datapad. Geïmplementeerd op een Xilinx ZCU102 FPGA, integreert het systeem een Processing System (PS) met een ARM Cortex-A53 CPU en een Programmable Logic (PL) die de co-processor huisvest.

De architectuur steunt op drie primaire innovaties:

1. High-Bandwidth Interne Buffer (128×64-bit): Om geheugenbottlenecks aan te pakken, gebruikt Crypto-RV een nauw gekoppelde interne buffer. In plaats van herhaaldelijk toegang te zoeken tot extern geheugen voor tussenliggende staten en berichtblokken, initialiseert de processor de buffer eenmalig met constanten en berichtwoorden. Dit maakt het mogelijk dat tussenliggende staten gedurende de ronde-sequentie op de chip blijven. Custom data-movement instructies faciliteren bulkoverdrachten van maximaal 128 woorden, waardoor de high-bandwidth intra-round data-hergebruik wordt ontkoppeld van de low-bandwidth externe geheugentoegang. Dit vermindert het aantal load/store-instructies en stelt crypto-gespecialiseerde eenheden in staat om één pipeline-iteratie per cyclus te bereiken na de warm-up fase.

2. Cryptografie-Gespecialiseerde Executie-eenheden: De co-processor maakt gebruik van verenigde, gepipelinete engines om functionele resources te delen over meerdere algoritmen, terwijl een kort kritiek pad behouden blijft:

   • Verenigde SM3/SHA-256/SHA-512 Eenheid: Een vierfasige pipeline die adders en mode-select multiplexers deelt. In SHA-512 modus verwerkt het één 1024-bit blok per cyclus; in SHA-256/SM3 modus verwerkt de 32-bit datapad twee blokken parallel, wat de throughput effectief verdubbelt terwijl meer dan 80% van de rekenkundige resources gedeeld wordt.
   • Verenigde AES-128/HARAKA-256/512 Eenheid: Een vierfasige pipeline die volledige Haraka-berekeningen versnelt, inclus_ief de generatie van round constants (RC) uit seed keys (SK) en public keys (PK). Dit elimineert de RC-bottleneck die de snelheid van gedeeltelijke implementaties belemmert, wat volledige acceleratie mogelijk maakt voor hash-gebaseerde signaturen zoals SPHINCS+.
   • Verenigde SHA3-256/SHAKE-128/256 Eenheid: Een tweefasige unrolled structuur die twee opeenvolgende Keccak-rondes per klokcyclus verwerkt. Dit reduceert de effectieve iteratiediepte van 24 naar 12 rondes, wat de latency halveert ten opzien van single-round designs, terwijl timing closure op 160 MHz behouden blijft.

3. Double-Buffering Mechanisme: Om de throughput-mismatch tussen gespecialiseerde cores en subsystemen voor geheugen te overwinnen, implementeert Crypto-RV een hiërarchisch double-buffering schema tussen een 1024×64-bit Data Memory (DM) en de 128×64-bit interne Buffer. Dit maakt het mogelijk dat verse data via DMA in de buffer stroomt terwijl de berekening op het huidige blok doorgaat, wat resulteert in een perfecte compute-DMA overlap ($T_{total} \approx T_{compute}$). Dit ondersteunt continue multi-block hashing en many-hash workloads zonder de pipeline te laten stagneren.

Experimentele Resultaten
Crypto-RV werd geïmplementeerd op een Xilinx ZCU102 FPGA werkend op 160 MHz met een dynamisch stroomverbruik van 0,851 W. Het ontwerp neemt 34.704 LUTs, 37.329 FFs en 22 BRAMs in beslag.

• Speedup ten opzichte van Baseline: Vergeleken met een baseline RISC-V kern behaalt Crypto-RV versnellingen variërend van 165× tot 1.061×. Specifiek zien SHA-256/512/SM3 verbeteringen van 660×/604×/789×, terwijl AES-128 en HARAKA-256/512 winsten van 965×/1.061×/780× bereiken.
• Energie-efficiëntie: Wanneer vergeleken met krachtige CPU's (Intel i9-10940X, Intel i7-12700H en ARM Cortex-A53), demonstreert Crypto-RV een superieure energie-efficiëntie (gemeten in Mbps/W). Het bereikt een 5,8× tot 17,4× betere efficiëntie dan de Intel i9-10940X, waarbij SHA-512 een piek van 11,8× verbetering bereikt (187,08 Mbps/W versus 15,89 Mbps/W).
• Vergelijking met eerdere RISC-V werken: Crypto-RV vermindert het aantal cycli per byte aanzienlijk vergeleken met gerelateerde RISC-V accelerators. Zo is het 56,70× sneller dan het referentieontwerp [11] voor SHA-256 en tot wel 1.291× sneller voor SHA-512 vergeleken met ontwerp [13]. Het bereikt consistent 2,0 tot 4,1 cycli/byte over alle ondersteunde algoritmen.

Betekenis en Claims
Het artikel claimt dat Crypto-RV een levensvatbare, hoogwaardige en energie-efficiënte oplossing biedt voor cryptografische verwerking in resource-beperkte IoT-omgevingen. Door ondersteuning voor standaard hashfuncties, block ciphers en post-kwantum primitieven (HARAKA) te verenigen in een enkele 64-bits datapad, transformeert de architectuur cryptografische operaties van een geheugen-gebonden naar een compute-gebonden executie. De auteurs stellen dat het vermogen van het ontwerp om large-hash en tree-hash operaties te verwerken zonder geheugenstalls het bijzonder geschikt maakt voor opkomende PQC-toepassingen. Bovendien positioneert het artikel Crypto-RV als een flexibel hardwareplatform dat in toekomstig werk kan worden uitgebreid naar volledige acceleratie van SPHINCS+ signature generatie via gespecialiseerde tree-hash cores, waarmee een fundament wordt gelegd voor quantum-veilige IoT-beveiliging.