Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security

Resumen Técnico de Crypto-RV: Coprocesador Criptográfico RISC-V de Alta Eficiencia Basado en FPGA

Planteamiento del Problema
Las operaciones criptográficas son esenciales para asegurar sistemas de IoT, computación en el borde (edge computing) y sistemas autónomos. Sin embargo, las plataformas RISC-V existentes sufren de una falta de soporte de hardware eficiente para familias completas de algoritmos criptográficos, particularmente al integrar la criptografía post-cuántica (PQC). Las soluciones actuales enfrentan limitaciones significativas: las extensiones del conjunto de instrucciones a menudo permanecen a nivel de ISA sin microarquitecturas concretas; las implementaciones optimizadas por software comparten canalizaciones (pipelines) genéricas que limitan el rendimiento multialgorítmico; y los aceleradores de hardware existentes carecen de una integración estrecha con la CPU, soportan solo un conjunto estrecho de algoritmos de 32 bits, o no logran optimizar la programación para cargas de trabajo de grandes hashes y de hash de árbol. Además, los núcleos RISC-V convencionales experimentan cuellos de botella de memoria severos durante los kernels criptográficos, donde el 70–85% de los ciclos de ejecución se consumen en operaciones de carga/almacenamiento (load/store), un problema exacerbado por las cargas de trabajo de múltiples hashes como los árboles de Merkle y SPHINCS+.

Metodología y Arquitectura
El artículo propone Crypto-RV, un copprocesador RISC-V de alta eficiencia diseñado para unificar el soporte para SHA-256, SHA-512, SM3, SHA3-256, SHAKE-128, SHAKE-256, AES-128, HARAKA-256 y HARAKA-512 dentro de una única canalización de datos de 64 bits. Implementado en una FPGA Xilinx ZCU102, el sistema integra un Sistema de Procesamiento (PS) con una CPU ARM Cortex-A53 y una Lógica Programable (PL) que alberga el copprocesador.

La arquitectura se basa en tres innovaciones primarias:

1. Buffer Interno de Alto Ancho de Banda (128×64-bit): Para abordar los cuellos de botella de memoria, Crypto-RV emplea un buffer interno estrechamente acoplado. En lugar de acceder repetidamente a la memoria fuera del chip para estados intermedios y bloques de mensajes, el procesador inicializa el buffer una sola vez con constantes y palabras de mensaje. Esto permite que los estados intermedios permanezcan en el chip durante toda la secuencia de rondas. Las instrucciones personalizadas de movimiento de datos facilitan transferencias masivas de hasta 128 palabras, desacoplando el uso de datos de alto ancho de banda dentro de la ronda de los accesos de bajo ancho de banda fuera del chip. Esto reduce el recuento de instrucciones de carga/almacenamiento y permite que las unidades especializadas en criptografía alcancen una iteración de canalización por ciclo tras el calentamiento (warm-up).

2. Unidades de Ejecución Especializadas en Criptografía: El copprocesador utiliza motores unificados y segmentados (pipelined) para compartir recursos funcionales entre múltiples algoritmos manteniendo un camino crítico corto:

   • Unidad Unificada SM3/SHA-256/SHA-512: Una canalización de cuatro etapas que comparte sumadores y multiplexores de selección de modo. En modo SHA-512, procesa un bloque de 1024 bits por ciclo; en modo SHA-256/SM3, la canalización de 32 bits procesa dos bloques en paralelo, duplicando efectivamente el rendimiento mientras comparte más del 80% de los recursos aritméticos.
   • Unidad Unificada AES-128/HARAKA-256/512: Una canalización de cuatro etapas que acelera las computaciones completas de Haraka, incluyendo la generación de constantes de ronda (RC) a partir de claves semilla (SK) y claves públicas (PK). Esto elimina el cuello de botella de la RC que afecta a las implementaciones parciales, permitiendo la aceleración completa para firmas basadas en hash como SPHINCS+.
   • Unidad Unificada SHA3-256/SHAKE-128/256: Una estructura desenrollada (unrolled) de dos etapas que procesa dos rondas consecutivas de Keccak por ciclo de reloj. Esto reduce la profundidad de iteración efectiva de 24 a 12 rondas, reduciendo a la mitad la latencia en comparación con los diseños de una sola ronda, preservando al mismo tiempo el cierre de tiempos (timing closure) a 160 MHz.

3. Mecanismo de Doble Buffering: Para superar el desajuste de rendimiento entre los núcleos especializados y los subsistemas de memoria, Crypto-RV implementa un esquema jerárquico de doble buffering entre una Memoria de Datos (DM) de 1024×64-bit y el Buffer interno de 128×64-bit. Esto permite que los datos frescos fluyan hacia el buffer vía DMA mientras la computación procede sobre el bloque actual, logrando un solapamiento perfecto entre computación y DMA ($T_{total} \approx T_{compute}$). Esto soporta el hashing de múltiples bloques continuos y cargas de trabajo de muchos hashes sin detener la canalización.

Resultados Experimentales
Crypto-RV fue implementado en una FPGA Xilinx ZCU102 operando a 160 MHz con un consumo de potencia dinámica de 0.851 W. El diseño ocupa 34,704 LUTs, 37,329 FFs y 22 BRAMs.

• Aceleración respecto al Baseline: Comparado con un núcleo RISC-V base, Crypto-RV logra aceleraciones que van desde 165× hasta 1,061×. Específicamente, SHA-256/512/SM3 ven mejoras de 660×/604×/789×, mientras que AES-128 y HARAKA-256/512 alcanzan ganancias de 965×/1,061×/780×.
• Eficiencia Energética: Al compararse con CPUs potentes (Intel i9-10940X, Intel i7-12700H y ARM Cortex-A53), Crypto-RV demuestra una eficiencia energética superior (medida en Mbps/W). Logra una eficiencia de 5.8× a 17.4× mejor que el Intel i9-10940X, alcanzando SHA-512 un pico de 11.8× de mejora (187.08 Mbps/W frente a 15.89 Mbps/W).
• Comparación con Trabajos RISC-V Previos: Crypto-RV reduce significativamente los ciclos por byte en comparación con aceleradores RISC-V relacionados. Por ejemplo, es 56.70× más rápido que el diseño de referencia [11] para SHA-256 y hasta 1,291× más rápido para SHA-512 en comparación con el diseño [13]. Consistente de forma constante logra entre 2.0 y 4.1 ciclos/byte en todos los algoritmos soportados.

Significancia y Reivindicaciones
El artículo afirma que Crypto-RV proporciona una solución viable, de alto rendimiento y eficiente energéticamente para el procesamiento criptográfico en entornos de IoT con recursos limitados. Al unificar el soporte para funciones hash estándar, cifrados de bloque y primitivas post-cuánticas (HARAKA) en una única canalización de 64 bits, la arquitectura transforma las operaciones criptográficas de una ejecución limitada por memoria a una ejecución limitada por cómputo. Los autores sostienen que la capacidad del diseño para manejar operaciones de grandes hashes y de hash de árbol sin paradas de memoria lo hace particularmente adecuado para aplicaciones emergentes de PQC. Además, el artículo posiciona a Crypto-RV como una plataforma de hardware flexible que puede extenderse en trabajos futuros para acelerar completamente la generación de firmas SPHINCS+ mediante núcleos especializados de hash de árbol, estableciendo una base para la seguridad IoT a prueba de computación cuántica.