Heterogeneous SoC Integrating an Open-Source Recurrent SNN Accelerator for Neuromorphic Edge Computing on FPGA

ملخص تقني: نظام على شريحة (SoC) غير متجانس يدمج مسرع شبكة عصبية نبضية متكررة (SNN) مفتوح المصدر للحوسبة العصبية الطرفية على FPGA

بيان المشكلة
أدى انتشار الشبكات العصبية النبضية (SNNs) إلى دفع تطوير بنيات عصبية قادرة على محاكاة المعالجة المستوحاة من النبضات البيولوجية. وبينما توفر هذه الشبكات مزايا كبيرة في كفاءة استهلاك الطاقة والحوسبة المتوازية، إلا أن اعتمادها الواسع النطاق يعوقه التكاليف الباهظة لعمليات تصميم وتصنيع الرقائق السيليكونية (tape-outs). علاوة على ذلك، تفتقر الأجهزة العصبية الحالية غالباً إلى سهولة الوصول للتصميم مفتوح المصدر والنمذجة الأولية المرنة. ويتمثل أحد التحديات الهيكلية الحرجة في التحكم في مسرعات الـ SNN المستقلة؛ حيث إن الحلول التي تعتمد على وحدات تحكم خارجية غالباً ما تكون غير مثالية فيما يتعلق بكفاءة الطاقة، وهو أمر بالغ الأهمية لتطبيقات الحافة (edge applications). هناك حاجة إلى منصة مرنة وفعالة من حيث التكلفة تدمج وحدة تحكم محلية مع مسرع SNN لتسهيل تطوير الأجهزة مفتوحة المص المصدر والنشر الطرفي دون تكبد نفقات تصنيع رقائق مخصصة.

المنهجية
يقدم المؤلفون تصميم نظام على شريحة (SoC) غير متجانس تم تنفيذه على لوحات FPGA، يدمج مسرع ReckOn، وهو مسرع شبكة عصبية نبضية متكررة (RSNN) مفتوح المصدر، مع بنيتين مختلفتين للتحكم. يدعم مسرع ReckOn ما يصل إلى 256 من الخلايا العصبية من نوع (Leaky Integrate-and-Fire - LIF) للمدخلات/الخلايا المتكررة، و16 خلية عصبية من نوع (Leaky Integrate - LI) للمخرجات، باستخدام خوارزمية e-prop للتعلم المحلي في المكان والزمان.

تم تصنيع تكوينين غير متجانسين على FPGA من نوع Xilinx Zynq-7020 (لوحة PYNQ-Z2):

1. تكامل المتحكم الدقيق X-HEEP:

   • المتحكم: متحكم دقيق X-HEEP يعتمد على بنية RISC-V مفتوحة المصدر، تم تصنيعه كنظام رقمي مستقل.
   • الواجهة: يتحكم X-HEEP في مسرع ReckOn عبر طرفية SPI.
   • معالجة البيانات: يتم تخزين مجموعات بيانات التدريب والاختبار في ذاكرة Block RAM (BRAM) وتهيئتها أثناء كتابة ملف البت (bitfile). يقوم فك تشفير تمثيل حدث العنوان (AER)، المنفذ كآلة حالة محدودة (FSM)، بفك تشفير الكلمات المكونة من 32 بت إلى أحداث نبضية وإدارة المصافحة (handshake) مع المسرع.
   • التشغيل: يعمل النظام في بيئة "bare metal"، حيث يدير تهيئة بنك المعلمات وتنفيذ دورات الاستدلال/التدريب.

2. تكامل معالج ARM (Zynq SoC):

   • المتحكم: نظام معالجة (PS) يعتمد على ARM Cortex-A9 يعمل بنظام تشغيل Linux-based (PetaLinux).
   • الواجهة: يتحكم الـ PS في مسرع ReckOn (المنفذ في المنطق القابل للبرمجة، PL) عبر واجهات AXI (وهي AXI-QUADSPI، وAXI-BRAM، وAXI-GPIO).
   • معالجة البيانات: للتغلب على قيود سعة BRAM، يستخدم هذا الهيكل آلية تفريغ الدفعات (batch-offloading). تُخزن مجموعات البيانات في ذاكرة الـ PS وتُنقل في دفعات إلى ذاكرة BRAM الخاصة بالـ PL.
   • التشغيل: تم تعديل فك تشفير AER لدعم معالجة الدفعات، مما أدى إلى إدخال حالات جديدة لآلة الحالة المحدودة (مثل END_B و NEW_BATCH) وإشارات لتنسيق العمل مع متحكم ARM. يسمح هذا بتنفيذ مهام أكبر ومجموعات بيانات أكثر تعقيداً.

المساهمات الرئيسية

• التكامل غير المتجانس: التكامل الناجح لمسرع ReckOn RSNN مع كل من المتحكم الدقيق القائم على RISC-V (X-HEEP) ونظام SoC التجاري القائم على ARM، مما يثبت وجود منظومة مرنة للحوسبة العصبية الطرفية.
• التحقق من المصدر المفتوح: يتحقق العمل من كفاءة مسرع ReckOn على FPGA، مؤكداً تكافؤه مع تنفيذ التصميم الأصلي للسيليكون.
• البنية القابلة للتوسع: تطوير بنية يتم التحكم فيها بواسطة ARM تستخدم تفريغ الدفعات للتعامل مع مجموعات البيانات الأكبر من ذاكرة الـ FPGA الداخلية، مما يعالج عائقاً رئيسياً في نهج المتحكم الدقيق فقط.
• عرض التعلم عبر الإنترنت: تنفيذ وتقييم قدرات التعلم عبر الإنترنت باستخدام خوارزمية e-prop على مجموعة بيانات حقيقية (أرقام برايل) مباشرة على FPGA.

النتائج
تحقق المؤلفون من التصاميم من خلال تحليل استهلاك الموارد ومعايير الدقة:

• استهلاك الموارد:
  • استخدم تنفيذ X-HEEP حوالي 91.1% من وحدات LUT المتاحة و71.07% من وحدات BRAM (بسبب تخزين مجموعة البيانات)، مما ترك مساحة محدودة لإضافة وحدات IP أخرى.
  • استخدم تنفيذ ARM حوالي 77.7% من وحدات LUT و86.07% من وحدات BRAM. ومن خلال نقل التحكم إلى الـ PS، وفر هذا التصميم الموارد وسمح بتكوين أكثر مرونة.
• التحقق من الدقة (الملاحة في القرار الثنائي):
  • تمت مقارنة تنفيذات FPGA مع نتائج التصميم الأصلي للسيليكون ومحاكاة RTL باستخدام مجموعة بيانات Cue Accumulation.
  • X-HEEP: حقق دقة تدريب بنسبة 92.4% ودقة تحقق بنسبة 96.8%.
  • ARM: حقق دقة تدريب بنسبة 92.2% ودقة تحقق بنسبة 96.4%.
  • المرجع السيليكوني: سجل دقة بنسبة 96.4%.
  • تؤكد النتائج عدم وجود اختلاف جوهري بين تنفيذات FPGA ونتائج السيليكون.
• التعلم عبر الإنترنت (تصنيف أرقام برايل):
  • تم اختبار النظام على مجموعة فرعية من مجموعة بيانات أرقام برايل (12 مستشعراً للمدخلات).
  • المجموعة الفرعية ثلاثية الفئات (A, E, U): حققت دقة بنسبة 90% على مجموعة الاختبار بعد 200 حقبة (epochs).
  • المجموعات الفرعية رباعية الفئات: حققت 78.8% للفئات {A, E, U, Space} و60% للفئات {A, E, O, U}.

الأهمية
يزعم البحث أن استهداف لوحات FPGA يوفر بديلاً قابلاً للتطبيق ومنخفض التكلفة لعمليات تصميم وتصنيع الرقائق السيليكونية لتطوير ونشر تصميمات الأجهزة العصبية مفتوحة المصدر. ومن خلال دمج المسرع مع المعالجات التقليدية (سواء RISC-V أو ARM)، يثبت المؤلفون مساراً عملياً لتطبيقات الحوسبة الطرفية التي تتطلب تحكماً محلياً لرفع كفاءة الطاقة. ويؤكد العمل أن تنفيذات FPGA يمكن أن تطابق دقة نظيراتها السيليكونية مع توفير المرونة لتشغيل مهام التعلم عبر الإنترنت على مجموعات بيانات متنوعة، مثل التعرف على أرقام برايل، دون الحاجة إلى تصنيع رقاقة مخصصة. ويشير المؤلفون إلى أن العمل المستقبلي سيشمل مقارنة كاملة مع الأجهزة العصبية الحديثة التي يتم تقييمها عبر إطار عمل التمثيل الوسيط العصبي (NIR).