Heterogeneous SoC Integrating an Open-Source Recurrent SNN Accelerator for Neuromorphic Edge Computing on FPGA

Riepilogo Tecnico: SoC Eterogeneo che Integra un Acceleratore SNN Ricorrente Open-Source per il Calcolo Neuromorfico al Bordo su FPGA

Enunciato del Problema
La proliferazione delle Reti Neurali a Spike (SNN) ha spinto lo sviluppo di architetture neuromorfiche capaci di mimare l'elaborazione biologica basata su spike. Sebbene le SNN offrano vantaggi significativi in termini di efficienza energetica e calcolo parallelo, la loro adozione diffusa è ostacolata dai costi proibitivi dei tape-out in silicio. Inoltre, l'hardware neuromorfico esistente spesso manca di accessibilità per la progettazione open-source e la prototipazione flessibile. Una sfida architetturale critica è il controllo degli acceleratori SNN autonomi; le soluzioni che fanno affidamento su controller esterni sono spesso subottimali per quanto riguarda l'efficienza energetica, che è fondamentale per le applicazioni al bordo. È necessaria una piattaforma flessibile ed economica che integri un controller locale con un acceleratore SNN per facilitare lo sviluppo hardware open-source e il dispiegamento al bordo senza la spesa di un silicio personalizzato.

Metodologia
Gli autori presentano un design di System-on-Chip (SoC) eterogeneo implementato su FPGA che integra ReckOn, un acceleratore SNN Ricorrente (RSNN) open-source, con due architetture di controllo distinte. L'acceleratore ReckOn supporta fino a 256 neuroni Leaky Integrate-and-Fire (LIF) in ingresso/ricorrenti e 16 neuroni Leaky Integrate (LI) in uscita, utilizzando l'algoritmo e-prop per l'apprendimento locale nello spazio e nel tempo.

Due configurazioni eterogenee sono state sintetizzate su un FPGA Xilinx Zynq-7020 (XC7Z020) (scheda PYNQ-Z2):

1. Integrazione del Microcontrollore X-HEEP:

   • Controller: Un microcontrollore basato su RISC-V open-source (X-HEEP) sintetizzato come sistema digitale autonomo.
   • Interfaccia: L'X-HEEP controlla l'acceleratore ReckOn tramite una periferica SPI.
   • Gestione dei Dati: I dataset di addestramento e test sono memorizzati nella Block RAM (BRAM) e inizializzati durante la scrittura del file di bit. Un decoder a Rappresentazione degli Eventi di Indirizzo (AER), implementato come Macchina a Stati Finiti (FSM), decodifica le parole a 32 bit dalla memoria in eventi di spike e gestisce l'handshake con l'acceleratore.
   • Operatività: Il sistema opera in un ambiente "bare metal", gestendo la configurazione del banco dei parametri e l'esecuzione dei cicli di inferenza/addestramento.

2. Integrazione del Processore ARM (SoC Zynq):

   • Controller: Il Sistema di Elaborazione (PS) ARM Cortex-A9 in esecuzione su un sistema operativo basato su Linux (PetaLinux).
   • Interfaccia: Il PS controlla l'acceleratore ReckOn (implementato nella Logica Programmabile, PL) tramite interfacce AXI mappate in memoria (AXI-QUADSPI, AXI-BRAM, AXI-GPIO).
   • Gestione dei Dati: Per superare i limiti di capacità della BRAM, questa architettura impiega un meccanismo di scaricamento in batch (batch-offloading). I dataset sono memorizzati nella memoria del PS e trasferiti in batch alla BRAM della PL.
   • Operatività: Il decoder AER è stato modificato per supportare l'elaborazione in batch, introducendo nuovi stati FSM (ad esempio, END_B, NEW_BATCH) e segnali per coordinarsi con il controller ARM. Ciò consente l'esecuzione di compiti più grandi e dataset più complessi.

Principali Contributi

• Integrazione Eterogenea: L'integrazione riuscita dell'acceleratore RSNN ReckOn sia con un microcontrollore basato su RISC-V (X-HEEP) sia con un SoC commerciale basato su ARM, dimostrando un ecosistema flessibile per il calcolo neuromorfico al bordo.
• Validazione Open-Source: Il lavoro valida l'acceleratore ReckOn su FPGA, confermandone l'equivalenza rispetto all'implementazione originale in tape-out in silicio.
• Architettura Scalabile: Lo sviluppo di un'architettura controllata da ARM che utilizza lo scaricamento in batch per gestire dataset più grandi della memoria on-chip dell'FPGA, affrontando una limitazione chiave dell'approccio basato solo su microcontrollore.
• Dimostrazione di Apprendimento Online: L'implementazione e la valutazione delle capacità di apprendimento online utilizzando l'algoritmo e-prop su un dataset reale (cifre Braille) direttamente sull'FPGA.

Risultati
Gli autori hanno validato i progetti attraverso l'analisi dell'utilizzo delle risorse e i benchmark di accuratezza:

• Utilizzo delle Risorse:
  • L'implementazione X-HEEP ha utilizzato circa il 91,1% delle LUT disponibili e il 71,07% delle BRAM (a causa dello storage dei dataset), lasciando spazio limitato per IP aggiuntivi.
  • L'implementazione basata su ARM ha utilizzato il 77,7% delle LUT e l'86,07% delle BRAM. Scaricando il controller sul PS, questo design ha liberato risorse e permesso una configurazione più flessibile.
• Validazione dell'Accuratezza (Navigazione a Decisione Binaria):
  • Le implementazioni FPGA sono state confrontate con i risultati originali del tape-out in silicio e le simulazioni RTL utilizzando il dataset Cue Accumulation.
  • X-HEEP: Ha raggiunto un'accuratezza di addestramento del 92,4% e di validazione del 96,8%.
  • ARM: Ha raggiunto un'accuratezza di addestramento del 92,2% e di validazione del 96,4%.
  • Riferimento in Silicio: Ha riportato un'accuratezza del 96,4%.
  • I risultati confermano che non vi è alcuna discrepanza significativa tra le implementazioni FPGA e il tape-out in silicio.
• Apprendimento Online (Classificazione delle Cifre Braille):
  • Il sistema è stato testato su un sottoinsieme del dataset delle cifre Braille (12 sensori in ingresso).
  • Sottoinsieme a 3 Classi (A, E, U): Ha raggiunto un'accuratezza del 90% sul set di test dopo 200 epoche.
  • Sottoinsiemi a 4 Classi: Ha raggiunto un'accuratezza del 78,8% per le classi {A, E, U, Spazio} e del 60% per {A, E, O, U}.

Significato
Il paper afferma che il targeting delle FPGA offre un'alternativa vitale ed economica ai tape-out in silicio per lo sviluppo e la diffusione di design hardware neuromorfici open-source. Integrando l'acceleratore con processori tradizionali (sia RISC-V che ARM), gli autori dimostrano un percorso pratico per le applicazioni di calcolo al bordo che richiedono un controllo locale per l'efficienza energetica. Il lavoro valida che le implementazioni basate su FPGA possono eguagliare l'accuratezza delle controparti in silicio, offrendo al contempo la flessibilità di eseguire compiti di apprendimento online su dataset diversificati, come il riconoscimento di cifre Braille, senza la necessità di fabbricazione di chip personalizzati. Gli autori notano che il lavoro futuro coinvolgerà un confronto completo con l'hardware neuromorfico all'avanguardia valutato nel framework di Rappresentazione Intermedia Neuromorfica (NIR).