Heterogeneous SoC Integrating an Open-Source Recurrent SNN Accelerator for Neuromorphic Edge Computing on FPGA

Resumo Técnico: SoC Heterogêneo Integrando um Acelerador de SNN Recorrente de Código Aberto para Computação de Borda Neuromórfica em FPGA

Declaração do Problema
A proliferação de Redes Neurais de Spiking (SNNs) impulsionou o desenvolvimento de arquiteturas neuromórficas capazes de mimetizar o processamento baseado em pulsos biológicos. Embora as SNNs ofereçam vantagens significativas em eficiência energética e computação paralela, sua adoção generalizada é dificultada pelos custos proibitivos de tape-outs de silício. Além disso, o hardware neuromórfico existente frequentemente carece de acessibilidade para design de código aberto e prototipagem flexível. Um desafio arquitetônico crítico é o controle de aceleradores de SNN autônomos; soluções que dependem de controladores externos são frequentemente subótimas em termos de eficiência energética, que é primordial para aplicações de borda. Há uma necessidade de uma plataforma flexível e econômica que integre um controlador local com um acelerador de SNN para facilitar o desenvolvimento de hardware de código aberto e a implantação na borda sem a despesa de silício personalizado.

Metodologia
Os autores apresentam um design de Sistema-em-Chip (SoC) heterogêneo implementado em FPGAs que integra o ReckOn, um acelerador de SNN Recorrente (RSNN) de código aberto, com duas arquiteturas de controle distintas. O acelerador ReckOn suporta até 256 neurônios Leaky Integrate-and-Fire (LIF) de entrada/recorrentes e 16 neurônios Leaky Integrate (LI) de saída, utilizando o algoritmo e-prop para aprendizado local no espaço e no tempo.

Duas configurações heterogêneas foram sintetizadas em um FPGA Xilinx Zynq-7020 (XC7Z020) (placa PYNQ-Z2):

1. Integração com Microcontrolador X-HEEP:

   • Controlador: Um microcontrolador baseado em RISC-V de código aberto (X-HEEP) sintetizado como um sistema digital autônomo.
   • Interface: O X-HEEP controla o acelerador ReckOn através de um periférico SPI.
   • Tratamento de Dados: Conjuntos de dados de treinamento e teste são armazenados em Memória RAM de Bloco (BRAM) e inicializados durante a gravação do arquivo de bit. Um decodificador de Representação de Eventos de Endereço (AER), implementado como uma Máquina de Estados Finitos (FSM), decodifica palavras de 32 bits da memória em eventos de pulso e gerencia o handshake com o acelerador.
   • Operação: O sistema opera em um ambiente "bare metal", gerenciando a configuração do banco de parâmetros e a execução de ciclos de inferência/treinamento.

2. Integração com Processador ARM (SoC Zynq):

   • Controlador: O Sistema de Processamento (PS) Cortex-A9 da ARM executando um sistema operacional baseado em Linux (PetaLinux).
   • Interface: O PS controla o acelerador ReckOn (implementado na Lógica Programável, PL) através de interfaces AXI mapeadas em memória (AXI-QUADSPI, AXI-BRAM, AXI-GPIO).
   • Tratamento de Dados: Para superar as limitações de capacidade da BRAM, esta arquitetura emprega um mecanismo de descarregamento em lotes (batch-offloading). Os conjuntos de dados são armazenados na memória do PS e transferidos em lotes para a BRAM da PL.
   • Operação: O decodificador AER foi modificado para suportar processamento em lotes, introduzindo novos estados da FSM (por exemplo, END_B, NEW_BATCH) e sinais para coordenar com o controlador ARM. Isso permite a execução de tarefas maiores e conjuntos de dados mais complexos.

Principais Contribuições

• Integração Heterogênea: A integração bem-sucedida do acelerador RSNN ReckOn com um microcontrolador baseado em RISC-V (X-HEEP) e um SoC comercial baseado em ARM, demonstrando um ecossistema flexível para computação de borda neuromórfica.
• Validação de Código Aberto: O trabalho valida o acelerador ReckOn em FPGA, confirmando sua equivalência à implementação original de tape-out de silício.
• Arquitetura Escalável: O desenvolvimento de uma arquitetura controlada por ARM que utiliza descarregamento em lotes para lidar com conjuntos de dados maiores que a memória on-chip do FPGA, abordando uma limitação chave da abordagem apenas com microcontrolador.
• Demonstração de Aprendizado Online: A implementação e avaliação de capacidades de aprendizado online usando o algoritmo e-prop em um conjunto de dados do mundo real (dígitos Braille) diretamente no FPGA.

Resultados
Os autores validaram os designs através de análise de utilização de recursos e benchmarks de precisão:

• Utilização de Recursos:
  • A implementação X-HEEP utilizou aproximadamente 91,1% das LUTs disponíveis e 71,07% das BRAMs (devido ao armazenamento de conjuntos de dados), deixando espaço limitado para IPs adicionais.
  • A implementação baseada em ARM utilizou 77,7% das LUTs e 86,07% das BRAMs. Ao descarregar o controlador para o PS, este design liberou recursos e permitiu uma configuração mais flexível.
• Validação de Precisão (Navegação de Decisão Binária):
  • As implementações em FPGA foram comparadas com os resultados originais de tape-out de silício e simulações RTL usando o conjunto de dados Cue Accumulation.
  • X-HEEP: Alcançou 92,4% de precisão de treinamento e 96,8% de precisão de validação.
  • ARM: Alcançou 92,2% de precisão de treinamento e 96,4% de precisão de validação.
  • Referência de Silício: Reportou 96,4% de precisão.
  • Os resultados confirmam que não há discrepância significativa entre as implementações em FPGA e o tape-out de silício.
• Aprendizado Online (Classificação de Dígitos Braille):
  • O sistema foi testado em um subconjunto do conjunto de dados de dígitos Braille (12 sensores de entrada).
  • Subconjunto de 3 Classes (A, E, U): Alcançou 90% de precisão no conjunto de teste após 200 épocas.
  • Subconjuntos de 4 Classes: Alcançou 78,8% de precisão para as classes {A, E, U, Espaço} e 60% para {A, E, O, U}.

Significado
O artigo afirma que o direcionamento para FPGAs oferece uma alternativa viável e econômica aos tape-outs de silício para desenvolver e disseminar designs de hardware neuromórfico de código aberto. Ao integrar o acelerador com processadores tradicionais (tanto RISC-V quanto ARM), os autores demonstram um caminho prático para aplicações de computação de borda que exigem controle local para eficiência energética. O trabalho valida que implementações baseadas em FPGA podem igualar a precisão de contrapartes de silício, oferecendo ao mesmo tempo a flexibilidade de executar tarefas de aprendizado online em conjuntos de dados diversos, como reconhecimento de dígitos Braille, sem a necessidade de fabricação de chips personalizados. Os autores observam que trabalhos futuros envolverão uma comparação completa com hardware neuromórfico de última geração avaliado no framework de Representação Intermediária Neuromórfica (NIR).