Heterogeneous SoC Integrating an Open-Source Recurrent SNN Accelerator for Neuromorphic Edge Computing on FPGA

Resumen Técnico: SoC Heterogéneo que Integra un Acelerador de RSNN de Código Abierto para Computación Neuromórfica en el Borde sobre FPGA

Enunciado del Problema
La proliferación de las Redes Neuronales de Spikes (SNN) ha impulsado el desarrollo de arquitecturas neuromórficas capaces de imitar el procesamiento biológico basado en spikes. Aunque las SNN ofrecen ventajas significativas en eficiencia energética y computación paralela, su adopción generalizada se ve obstaculizada por los costos prohibitivos de las tiradas de silicio. Además, el hardware neuromórfico existente a menudo carece de accesibilidad para el diseño de código abierto y la prototipación flexible. Un desafío arquitectónico crítico es el control de aceleradores SNN autónomos; las soluciones que dependen de controladores externos suelen ser subóptimas en cuanto a eficiencia energética, lo cual es primordial para las aplicaciones en el borde. Existe la necesidad de una plataforma flexible y rentable que integre un controlador local con un acelerador SNN para facilitar el desarrollo de hardware de código abierto y el despliegue en el borde, sin el gasto de un silicio personalizado.

Metodología
Los autores presentan un diseño de Sistema en Chip (SoC) heterogéneo implementado en FPGAs que integra ReckOn, un acelerador de SNN Recurrente (RSNN) de código abierto, con dos arquitecturas de control distintas. El acelerador ReckOn soporta hasta 256 neuronas de entrada/recurrentes Leaky Integrate-and-Fire (LIF) y 16 neuronas de salida Leaky Integrate (LI), utilizando el algoritmo e-prop para el aprendizaje local en espacio y tiempo.

Dos configuraciones heterogéneas fueron sintetizadas en una FPGA Xilinx Zynq-7020 (XC7Z020) (placa PYNQ-Z2):

1. Integración del Microcontrolador X-HEEP:

   • Controlador: Un microcontrolador basado en RISC-V de código abierto (X-HEEP) sintetizado como un sistema digital autónomo.
   • Interfaz: El X-HEEP controla el acelerador ReckOn a través de un periférico SPI.
   • Manejo de Datos: Los conjuntos de datos de entrenamiento y prueba se almacenan en Memoria de Bloque (BRAM) e inicializan durante la escritura del archivo de bits. Un decodificador de Representación de Eventos de Dirección (AER), implementado como una Máquina de Estados Finitos (FSM), decodifica palabras de 32 bits desde la memoria en eventos de spikes y gestiona el handshake con el acelerador.
   • Operación: El sistema opera en un entorno "bare metal", gestionando la configuración del banco de parámetros y la ejecución de ciclos de inferencia/entrenamiento.

2. Integración del Procesador ARM (SoC Zynq):

   • Controlador: El Sistema de Procesamiento (PS) Cortex-A9 de ARM ejecutando un sistema operativo basado en Linux (PetaLinux).
   • Interfaz: El PS controla el acelerador ReckOn (implementado en la Lógica Programable, PL) a través de interfaces AXI mapeadas en memoria (AXI-QUADSPI, AXI-BRAM, AXI-GPIO).
   • Manejo de Datos: Para superar las limitaciones de capacidad de la BRAM, esta arquitectura emplea un mecanismo de descarga por lotes (batch-offloading). Los conjuntos de datos se almacenan en la memoria del PS y se transfieren por lotes a la BRAM de la PL.
   • Operación: El decodificador AER fue modificado para soportar el procesamiento por lotes, introduciendo nuevos estados FSM (por ejemplo, END_B, NEW_BATCH) y señales para coordinarse con el controlador ARM. Esto permite la ejecución de tareas más grandes y conjuntos de datos más complejos.

Contribuciones Clave

• Integración Heterogénea: La integración exitosa del acelerador RSNN ReckOn con un microcontrolador basado en RISC-V (X-HEEP) y un SoC comercial basado en ARM, demostrando un ecosistema flexible para la computación neuromórfica en el borde.
• Validación de Código Abierto: El trabajo valida el acelerador ReckOn en FPGA, confirmando su equivalencia con la implementación original de tirada de silicio.
• Arquitectura Escalable: El desarrollo de una arquitectura controlada por ARM que utiliza la descarga por lotes para manejar conjuntos de datos más grandes que la memoria en chip de la FPGA, abordando una limitación clave del enfoque de solo microcontrolador.
• Demostración de Aprendizaje en Línea: La implementación y evaluación de capacidades de aprendizaje en línea utilizando el algoritmo e-prop en un conjunto de datos del mundo real (dígitos Braille) directamente en la FPGA.

Resultados
Los autores validaron los diseños mediante análisis de utilización de recursos y benchmarks de precisión:

• Utilización de Recursos:
  • La implementación X-HEEP utilizó aproximadamente el 91.1% de las LUTs disponibles y el 71.07% de las BRAMs (debido al almacenamiento de conjuntos de datos), dejando espacio limitado para IPs adicionales.
  • La implementación basada en ARM utilizó el 77.7% de las LUTs y el 86.07% de las BRAMs. Al descargar el controlador al PS, este diseño liberó recursos y permitió una configuración más flexible.
• Validación de Precisión (Navegación de Decisión Binaria):
  • Las implementaciones en FPGA se compararon con los resultados originales de la tirada de silicio y las simulaciones RTL utilizando el conjunto de datos Cue Accumulation.
  • X-HEEP: Logró un 92.4% de precisión de entrenamiento y un 96.8% de precisión de validación.
  • ARM: Logró un 92.2% de precisión de entrenamiento y un 96.4% de precisión de validación.
  • Referencia de Silicio: Reportó un 96.4% de precisión.
  • Los resultados confirman que no hay discrepancia significativa entre las implementaciones en FPGA y la tirada de silicio.
• Aprendizaje en Línea (Clasificación de Dígitos Braille):
  • El sistema fue probado en un subconjunto del conjunto de datos de dígitos Braille (12 sensores de entrada).
  • Subconjunto de 3 Clases (A, E, U): Logró un 90% de precisión en el conjunto de prueba después de 200 épocas.
  • Subconjuntos de 4 Clases: Logró un 78.8% de precisión para las clases {A, E, U, Espacio} y un 60% para {A, E, O, U}.

Significado
El artículo afirma que dirigirse a las FPGAs ofrece una alternativa viable y rentable a las tiradas de silicio para desarrollar y difundir diseños de hardware neuromórfico de código abierto. Al integrar el acelerador con procesadores tradicionales (tanto RISC-V como ARM), los autores demuestran una vía práctica para aplicaciones de computación en el borde que requieren control local para la eficiencia energética. El trabajo valida que las implementaciones basadas en FPGA pueden igualar la precisión de sus contrapartes de silicio, ofreciendo al mismo tiempo la flexibilidad para ejecutar tareas de aprendizaje en línea en conjuntos de datos diversos, como el reconocimiento de dígitos Braille, sin necesidad de fabricación de chips personalizados. Los autores señalan que el trabajo futuro involucrará una comparación completa con el hardware neuromórfico más avanzado evaluado en el marco de Representación Intermedia Neuromórfica (NIR).