Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA

Resumen Técnico: Redes Neuronales de Grafos de Eventos Aceleradas por Hardware para Clasificación de Series Temporales de Baja Latencia en SoC FPGA

Enunciado del Problema
A medida que aumenta el volumen de datos generado por sensores de borde integrados, existe una necesidad crítica de procesamiento local inteligente capaz de manejar señales de series temporales con baja latencia y bajo consumo de energía. Si bien la Inteligencia Artificial (IA) ofrece soluciones para la predicción en tiempo real, el hardware convencional como las GPU consume un exceso de energía, y los microprocesadores a menudo no cumplen con los requisitos estrictos de latencia. Aunque las Matrices de Puertas Programables en Campo (FPGA) ofrecen un camino hacia arquitecturas optimizadas, los enfoques de IA basados en eventos existentes, particularmente las Redes Neuronales de Pulsos (SNN), enfrentan desafíos para explotar plenamente la dispersión de datos debido a los patrones no deterministas de acceso a la memoria de pesos sinápticos. Además, si bien las redes neuronales de grafos de eventos han demostrado ser prometedoras en software para datos de series temporales, aún no se ha materializado una arquitectura de hardware dedicada para el procesamiento de audio basado en grafos de eventos en FPGA de Sistema en Chip (SoC).

Metodología
Los autores proponen un diseño conjunto de hardware y software de una red neuronal de grafos de eventos (EGNN) implementada en un SoC FPGA. El sistema procesa datos de un modelo de cóclea artificial (AC), que convierte el audio de series temporales continuas en datos de eventos dispersos. La metodología involucra tres etapas principales:

1. Generación de Grafos de Eventos:

   • Entrada: Eventos asíncronos definidos por el índice del canal y la marca de tiempo.
   • Optimización: Para abordar la alta complejidad computacional del modelo de software base (que requería ajustar superficies locales para estimar vectores normales), los autores introdujeron un nuevo método de generación de grafos.
   • Conexión de Paso Saltado: En lugar de escanear todos los vecinos posibles, el sistema emplea un patrón determinista de "paso saltado" para formar aristas entre vértices. Esto reduce la sobrecarga de memoria y la latencia.
   • Simplificación de Características: Los vectores normales de los eventos se reemplazan con características más simples basadas en la marca de tiempo promedio y las coordenadas del canal de los eventos vecinos.
   • Arquitectura de Memoria: Los eventos se almacenan en una memoria de contexto unidimensional (Block RAM) indexada por canal, sobrescribiendo continuamente las marcas de tiempo para mantener una ventana deslizante de los eventos más recientes.

2. Convolución de Grafos:

   • El sistema utiliza capas PointNetConv adaptadas para hardware.
   • Normalización: Se introduce un paso de Normalización Posicional (PN) para reescalar las diferencias de posición (canal y tiempo) de vuelta al rango (0, 1), abordando problemas de precisión durante la cuantización.
   • Procesamiento: La convolución se ejecuta de manera completamente asíncrona, evento por evento. La arquitectura utiliza BRAMs de doble puerto para almacenar características de eventos y pesos, permitiendo la multiplicación de vectores en paralelo.
   • Cuantización: El modelo emplea entrenamiento consciente de la cuantización. Los mapas de características y los pesos se almacenan como enteros sin signo, realizando la escalado mediante multiplicación DSP y desplazamiento de bits.

3. Integración del Sistema:

   • El diseño se particiona entre el Sistema de Procesamiento (PS) y la Lógica Programable (PL) del SoC FPGA.
   • La PL maneja la generación de grafos y la convolución.
   • El PS (ejecutándose en el núcleo ARM) maneja la cabeza de clasificación final (Perceptrón Multicapa) y gestiona el flujo de datos, incluyendo la lectura de datos de prueba desde una tarjeta SD y la simulación de marcas de tiempo de eventos.

Contribuciones Clave

• Primer Sistema de Audio de Grafos de Eventos Embebido: El artículo presenta el primer sistema embebido para procesamiento de audio basado en grafos de eventos en un SoC FPGA.
• Procesamiento Completamente Asíncrono: La implementación soporta un procesamiento completamente asíncrono, evento por evento, preservando la dispersión temporal de los datos.
• Optimizaciones Conscientes del Hardware: Los autores proponen adaptaciones específicas, incluido el método de generación de grafos de "paso saltado" y la extracción de características simplificada, para habilitar un bajo consumo de energía, baja latencia y bajo uso de recursos en hardware reconfigurable.
• Evaluación Comparativa: El sistema se evalúa frente al conjunto de datos Spiking Heidelberg Digits (SHD), un estándar de referencia para datos de eventos de series temporales.

Resultados
El sistema propuesto se evaluó en el conjunto de datos SHD (8156 muestras de entrenamiento, 2264 de prueba) y se comparó con modelos de software de última generación y implementaciones existentes de SNN basadas en FPGA.

• Precisión:
  • El modelo base logró una precisión de punto flotante del 92.74% y una precisión cuantizada del 92.30% en el conjunto de prueba SHD.
  • Este rendimiento está dentro del 2.4% y del 2% de los modelos de última generación con más de 10× y 67× más parámetros, respectivamente.
  • El modelo cuantizado superó a las implementaciones anteriores de SNN basadas en FPGA en un 19.3% (comparado con Carpegna et al.) y un 4.5% (comparado con Matinizadeh et al.).
• Eficiencia y Recursos:
  • El modelo base utiliza solo 18.9k parámetros, significativamente menos que los modelos competidores (por ejemplo, 2.1M o 3.9M parámetros en otros trabajos).
  • La variante del modelo "tiny" logró una precisión comparable a la de la última generación anterior mientras utilizaba solo el 23% de las LUT y el 37% de las BRAM en comparación con la implementación de Matinizadeh et al.
  • Latencia: La latencia por evento para los módulos de generación de grafos y convolución es de 8 µs (a 200 MHz), con una latencia total del sistema (incluida la clasificación PS) de 179 µs después del último evento. Esto contrasta con los enfoques SNN que a menudo requieren procesar muestras de datos completas después de la codificación.
  • Potencia: El consumo total de energía para la arquitectura base (incluido el PS) es de 3.94 W (1.20 W para PL, 2.74 W para PS).

Significado y Afirmaciones
El artículo afirma demostrar que las redes neuronales de grafos de eventos son altamente adecuadas para el procesamiento de datos de eventos, ofreciendo una alternativa viable a las SNN para la implementación en hardware. Los autores afirman que su enfoque explota con éxito la dispersión inherente de los datos de eventos para reducir la complejidad computacional y la latencia sin sacrificar la precisión.

El significado del trabajo radica en:

1. Rendimiento: Establecer un nuevo estado del arte para soluciones FPGA en el estándar de referencia SHD, logrando mayor precisión con significativamente menos recursos y menor latencia que los enfoques anteriores basados en SNN.
2. Escalabilidad: Mostrar que el enfoque de grafos de eventos escala efectivamente, con modelos más grandes (272k parámetros) logrando una precisión del 94.45%, superando a muchos modelos SNN más grandes.
3. Viabilidad de Hardware: Demostrar que los patrones de acceso a pesos deterministas de los grafos de eventos permiten una aceleración de hardware eficiente que realmente aprovecha la dispersión de datos, superando los cuellos de botella asociados con el acceso a memoria de SNN.

Los autores concluyen que su implementación de hardware es altamente eficiente y capaz de una precisión de tarea superior en comparación con las alternativas SNN, lo que la convierte en un candidato prometedor para el procesamiento de IA cerca del sensor en el borde. Se identifica como trabajo futuro la integración de sensores de eventos reales y la extensión del sistema para manejar flujos continuos de múltiples palabras en lugar de muestras aisladas.