Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA

Sintesi Tecnica: Reti Neurali a Grafo di Eventi Accelerate da Hardware per Classificazione di Serie Temporali a Bassa Latenza su SoC FPGA

Enunciato del Problema
All'aumentare del volume di dati generati dai sensori embedded di bordo, sorge la necessità critica di un'intelligenza di elaborazione locale capace di gestire segnali di serie temporali con bassa latenza e basso consumo energetico. Sebbene l'Intelligenza Artificiale (AI) offra soluzioni per la previsione in tempo reale, l'hardware convenzionale come le GPU consuma energia eccessiva, mentre i microprocessori spesso non riescono a soddisfare i requisiti di latenza rigorosi. Sebbene i Field-Programmable Gate Arrays (FPGA) offrano una via per architetture ottimizzate, gli approcci di AI basati su eventi esistenti, in particolare le Reti Neurali a Spike (SNN), affrontano sfide nel sfruttare appieno la sparsità dei dati a causa dei pattern non deterministici di accesso alla memoria dei pesi sinaptici. Inoltre, sebbene le reti neurali a grafo di eventi abbiano mostrato promesse nel software per i dati di serie temporali, un'architettura hardware dedicata per l'elaborazione audio a grafo di eventi su SoC FPGA non è ancora stata realizzata.

Metodologia
Gli autori propongono un co-design hardware-software di una rete neurale a grafo di eventi (EGNN) implementata su un SoC FPGA. Il sistema elabora dati provenienti da un modello di coclea artificiale (AC), che converte l'audio continuo di serie temporali in dati di eventi sparsi. La metodologia comprende tre fasi principali:

1. Generazione del Grafo di Eventi:

   • Input: Eventi asincroni definiti dall'indice del canale e dal timestamp.
   • Ottimizzazione: Per affrontare l'alta complessità computazionale del modello software di base (che richiedeva l'adattamento di superfici locali per stimare i vettori normali), gli autori hanno introdotto un nuovo metodo di generazione del grafo.
   • Connessione a Passo Saltato: Invece di scansionare tutti i possibili vicini, il sistema impiega un pattern deterministico "skip step" (passo saltato) per formare gli archi tra i vertici. Ciò riduce l'overhead di memoria e la latenza.
   • Semplificazione delle Caratteristiche: I vettori normali degli eventi sono sostituiti con caratteristiche più semplici basate sul timestamp medio e sulle coordinate del canale degli eventi vicini.
   • Architettura di Memoria: Gli eventi sono memorizzati in una memoria di contesto 1D (Block RAM) indicizzata per canale, sovrascrivendo continuamente i timestamp per mantenere una finestra scorrevole degli eventi più recenti.

2. Convoluzione su Grafo:

   • Il sistema utilizza livelli PointNetConv adattati per l'hardware.
   • Normalizzazione: Viene introdotta una fase di Normalizzazione Posizionale (PN) per ridimensionare le differenze di posizione (canale e tempo) nuovamente nell'intervallo (0, 1), affrontando i problemi di precisione durante la quantizzazione.
   • Elaborazione: La convoluzione viene eseguita in modo completamente asincrono, evento per evento. L'architettura utilizza BRAM a doppio porto per memorizzare le caratteristiche degli eventi e i pesi, consentendo la moltiplicazione vettoriale parallela.
   • Quantizzazione: Il modello impiega un addestramento consapevole della quantizzazione. Le mappe di caratteristiche e i pesi sono memorizzati come interi senza segno, con scalatura eseguita tramite moltiplicazione DSP e shift di bit.

3. Integrazione di Sistema:

   • Il progetto è partizionato tra il Sistema di Elaborazione (PS) e la Logica Programmabile (PL) del SoC FPGA.
   • La PL gestisce la generazione del grafo e la convoluzione.
   • La PS (eseguita sul core ARM) gestisce il layer finale di classificazione (Perceptron a Strati Multipli) e controlla il flusso dei dati, inclusa la lettura dei dati di prova da una scheda SD e la simulazione dei timestamp degli eventi.

Contributi Chiave

• Primo Sistema Embedded a Grafo di Eventi per Audio: Il documento presenta il primo sistema embedded per l'elaborazione audio basata su grafi di eventi su un SoC FPGA.
• Elaborazione Completamente Asincrona: L'implementazione supporta un'elaborazione completamente asincrona, evento per evento, preservando la sparsità temporale dei dati.
• Ottimizzazioni Consapevoli dell'Hardware: Gli autori propongono adattamenti specifici, inclusi il metodo di generazione del grafo "skip step" e l'estrazione semplificata delle caratteristiche, per abilitare un utilizzo a basso consumo, bassa latenza e basso consumo di risorse su hardware riconfigurabile.
• Benchmarking: Il sistema è stato valutato rispetto al dataset Spiking Heidelberg Digits (SHD), un benchmark standard per i dati di eventi di serie temporali.

Risultati
Il sistema proposto è stato valutato sul dataset SHD (8156 campioni di addestramento, 2264 campioni di test) e confrontato con modelli software all'avanguardia e implementazioni SNN esistenti basate su FPGA.

• Accuratezza:
  • Il modello di base ha raggiunto un'accuratezza in virgola mobile del 92,74% e un'accuratezza quantizzata del 92,30% sul set di test SHD.
  • Questa prestazione è entro il 2,4% e il 2% rispetto ai modelli all'avanguardia con oltre 10× e 67× più parametri, rispettivamente.
  • Il modello quantizzato ha superato le precedenti implementazioni SNN basate su FPGA del 19,3% (rispetto a Carpegna et al.) e del 4,5% (rispetto a Matinizadeh et al.).
• Efficienza e Risorse:
  • Il modello di base utilizza solo 18,9k parametri, significativamente meno rispetto ai modelli concorrenti (ad esempio, 2,1M o 3,9M parametri in altri lavori).
  • La variante "tiny" del modello ha raggiunto un'accuratezza paragonabile ai precedenti stati dell'arte utilizzando solo il 23% delle LUT e il 37% delle BRAM rispetto all'implementazione di Matinizadeh et al.
  • Latenza: La latenza per evento per i moduli di generazione del grafo e convoluzione è di 8 µs (a 200 MHz), con una latenza totale di sistema (inclusa la classificazione PS) di 179 µs dopo l'ultimo evento. Ciò contrasta con gli approcci SNN che spesso richiedono l'elaborazione di interi campioni di dati dopo la codifica.
  • Potenza: Il consumo energetico totale per l'architettura di base (inclusa la PS) è di 3,94 W (1,20 W per la PL, 2,74 W per la PS).

Significato e Affermazioni
Il documento afferma di dimostrare che le reti neurali a grafo di eventi sono altamente adatte all'elaborazione di dati di eventi, offrendo un'alternativa praticabile alle SNN per l'implementazione hardware. Gli autori affermano che il loro approccio sfrutta con successo la sparsità intrinseca dei dati di eventi per ridurre la complessità computazionale e la latenza senza sacrificare l'accuratezza.

Il significato del lavoro risiede in:

1. Prestazioni: Stabilire un nuovo stato dell'arte per le soluzioni FPGA sul benchmark SHD, raggiungendo un'accuratezza superiore con risorse significativamente inferiori e latenza più bassa rispetto alle precedenti approcci basati su SNN.
2. Scalabilità: Dimostrare che l'approccio a grafo di eventi scala efficacemente, con modelli più grandi (272k parametri) che raggiungono un'accuratezza del 94,45%, superando molti modelli SNN più grandi.
3. Fattibilità Hardware: Dimostrare che i pattern deterministici di accesso ai pesi dei grafi di eventi consentono un'accelerazione hardware efficiente che sfrutta realmente la sparsità dei dati, superando i colli di bottiglia associati all'accesso alla memoria delle SNN.

Gli autori concludono che la loro implementazione hardware è sia altamente efficiente sia capace di un'accuratezza di compito superiore rispetto alle alternative SNN, rendendola un candidato promettente per l'elaborazione AI vicino al sensore al bordo. Il lavoro futuro è identificato nell'integrazione di sensori di eventi reali e nell'estensione del sistema per gestire flussi continui di più parole anziché campioni isolati.