Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA

Resumo Técnico: Redes Neurais de Grafos de Eventos Aceleradas por Hardware para Classificação de Séries Temporais de Baixa Latência em SoC FPGA

Declaração do Problema
À medida que o volume de dados gerado por sensores de borda embarcados aumenta, há uma necessidade crítica de processamento local inteligente capaz de lidar com sinais de séries temporais com baixa latência e baixo consumo de energia. Embora a Inteligência Artificial (IA) ofereça soluções para previsão em tempo real, hardware convencional como GPUs consome energia excessiva, e microprocessadores frequentemente falham em atender a requisitos estritos de latência. Embora as Redes de Portas Programáveis em Campo (FPGAs) ofereçam um caminho para arquiteturas otimizadas, abordagens de IA baseadas em eventos existentes, particularmente Redes Neurais de Spiking (SNNs), enfrentam desafios em explorar totalmente a esparsidade dos dados devido aos padrões não determinísticos de acesso à memória de pesos sinápticos. Além disso, embora redes neurais de grafos de eventos tenham mostrado promessa em software para dados de séries temporais, uma arquitetura de hardware dedicada para processamento de áudio de grafos de eventos em FPGAs de Sistema-em-Chip (SoC) ainda não foi realizada.

Metodologia
Os autores propõem um co-design hardware-software de uma rede neural de grafos de eventos (EGNN) implementada em um SoC FPGA. O sistema processa dados de um modelo de cóclea artificial (AC), que converte áudio de séries temporais contínuas em dados de eventos esparsos. A metodologia envolve três etapas principais:

1. Geração de Grafos de Eventos:

   • Entrada: Eventos assíncronos definidos pelo índice do canal e carimbo de tempo.
   • Otimização: Para abordar a alta complexidade computacional do modelo de software de base (que exigia ajuste de superfícies locais para estimar vetores normais), os autores introduziram um novo método de geração de grafos.
   • Conexão de Passo de Pulo: Em vez de escanear todos os vizinhos possíveis, o sistema emprega um padrão determinístico de "passo de pulo" para formar arestas entre vértices. Isso reduz a sobrecarga de memória e a latência.
   • Simplificação de Características: Vetores normais de eventos são substituídos por características mais simples baseadas no carimbo de tempo médio e nas coordenadas do canal de eventos vizinhos.
   • Arquitetura de Memória: Eventos são armazenados em memória de contexto 1D (Block RAM) indexada por canal, sobrescrevendo continuamente carimbos de tempo para manter uma janela deslizante dos eventos mais recentes.

2. Convolução de Grafos:

   • O sistema utiliza camadas PointNetConv adaptadas para hardware.
   • Normalização: Um passo de Normalização Posicional (PN) é introduzido para reescalar diferenças de posição (canal e tempo) de volta ao intervalo (0, 1), abordando problemas de precisão durante a quantização.
   • Processamento: A convolução é executada de forma totalmente assíncrona, evento por evento. A arquitetura usa BRAMs de porta dupla para armazenar características de eventos e pesos, permitindo multiplicação vetorial paralela.
   • Quantização: O modelo emprega treinamento consciente de quantização. Mapas de características e pesos são armazenados como inteiros sem sinal, com escalonamento realizado via multiplicação DSP e deslocamento de bits.

3. Integração do Sistema:

   • O design é particionado entre o Sistema de Processamento (PS) e a Lógica Programável (PL) do SoC FPGA.
   • A PL trata da geração de grafos e convolução.
   • O PS (executando no núcleo ARM) trata da cabeça de classificação final (Perceptron Multicamada) e gerencia o fluxo de dados, incluindo a leitura de dados de teste de um cartão SD e a simulação de carimbos de tempo de eventos.

Principais Contribuições

• Primeiro Sistema Embarcado de Áudio de Grafos de Eventos: O artigo apresenta o primeiro sistema embarcado para processamento de áudio baseado em grafos de eventos em um SoC FPGA.
• Processamento Totalmente Assíncrono: A implementação suporta processamento totalmente assíncrono, evento por evento, preservando a esparsidade temporal dos dados.
• Otimizações Conscientes de Hardware: Os autores propõem adaptações específicas, incluindo o método de geração de grafos de "passo de pulo" e extração de características simplificada, para habilitar baixo consumo de energia, baixa latência e baixa utilização de recursos em hardware reconfigurável.
• Benchmarking: O sistema é avaliado contra o conjunto de dados Spiking Heidelberg Digits (SHD), um benchmark padrão para dados de eventos de séries temporais.

Resultados
O sistema proposto foi avaliado no conjunto de dados SHD (8156 amostras de treinamento, 2264 amostras de teste) e comparado com modelos de software de última geração e implementações existentes de SNN baseadas em FPGA.

• Precisão:
  • O modelo de base alcançou 92,74% de precisão em ponto flutuante e 92,30% de precisão quantizada no conjunto de teste SHD.
  • Este desempenho está dentro de 2,4% e 2% de modelos de última geração com mais de 10× e 67× mais parâmetros, respectivamente.
  • O modelo quantizado superou implementações anteriores de SNN baseadas em FPGA em 19,3% (comparado a Carpegna et al.) e 4,5% (comparado a Matinizadeh et al.).
• Eficiência e Recursos:
  • O modelo de base utiliza apenas 18,9k parâmetros, significativamente menos que modelos concorrentes (por exemplo, 2,1M ou 3,9M parâmetros em outros trabalhos).
  • A variante do modelo "tiny" alcançou precisão comparável à anterior de última geração, utilizando apenas 23% de LUTs e 37% de BRAMs em comparação com a implementação de Matinizadeh et al.
  • Latência: A latência por evento para os módulos de geração de grafos e convolução é de 8 µs (a 200 MHz), com uma latência total do sistema (incluindo classificação PS) de 179 µs após o último evento. Isso contrasta com abordagens SNN que frequentemente exigem o processamento de amostras de dados inteiras após a codificação.
  • Potência: O consumo total de energia para a arquitetura de base (incluindo PS) é de 3,94 W (1,20 W para PL, 2,74 W para PS).

Significado e Alegações
O artigo alega demonstrar que redes neurais de grafos de eventos são altamente adequadas para processamento de dados de eventos, oferecendo uma alternativa viável às SNNs para implementação em hardware. Os autores afirmam que sua abordagem explora com sucesso a esparsidade inerente dos dados de eventos para reduzir a complexidade computacional e a latência sem sacrificar a precisão.

O significado do trabalho reside em:

1. Desempenho: Estabelecer um novo estado da arte para soluções FPGA no benchmark SHD, alcançando maior precisão com significativamente menos recursos e menor latência do que abordagens anteriores baseadas em SNN.
2. Escalabilidade: Mostrar que a abordagem de grafos de eventos escala efetivamente, com modelos maiores (272k parâmetros) alcançando 94,45% de precisão, superando muitos modelos SNN maiores.
3. Viabilidade de Hardware: Provar que os padrões determinísticos de acesso a pesos de grafos de eventos permitem aceleração de hardware eficiente que realmente aproveita a esparsidade dos dados, superando os gargalos associados ao acesso à memória SNN.

Os autores concluem que sua implementação de hardware é altamente eficiente e capaz de precisão de tarefa superior em comparação com alternativas SNN, tornando-a uma candidata promissora para processamento de IA próximo ao sensor na borda. Trabalhos futuros são identificados como a integração de sensores de eventos reais e a extensão do sistema para lidar com fluxos contínuos de múltiplas palavras em vez de amostras isoladas.