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ADSEQ: A delay-aware autograd-compatible framework for spike-event delivery in SNNs

Este artículo presenta ADSEQ, un marco de trabajo eficiente en memoria y compatible con autograd que permite el entrenamiento exacto basado en gradientes de Redes Neuronales de Picos con retardos mediante el uso de colas de eventos de picos, demostrando al mismo tiempo que las estrategias de implementación de colas óptimas varían significativamente entre las plataformas de hardware CPU, GPU, TPU y LPU.

Autores originales: Lennart P. L. Landsmeer, Amirreza Movahedin, Said Hamdioui, Christos Strydis

Publicado 2026-07-08

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CC BY 4.0

Autores originales: Lennart P. L. Landsmeer, Amirreza Movahedin, Said Hamdioui, Christos Strydis

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás intentando organizar una fiesta masiva y caótica donde miles de invitados (neuronas) se envían constantemente notas (picos o spikes) entre sí. ¿El problema? Estas notas no llegan instantáneamente. Algunas tardan unos segundos, otras unos minutos, y el tiempo que tarda varía enormemente dependiendo de quién envía la nota y qué tan lejos tiene que viajar.

Este es el problema que enfrentan los científicos al simular Redes Neuronales de Picos (SNN, por sus siglas en inglés)—modelos computacionales que intentan imitar cómo funciona nuestro cerebro—. Para entrenar estos modelos (enseñarlos a aprender), la computadora necesita saber exactamente cómo el cambio en el "tiempo de entrega" de una nota afecta el resultado final. Esto se llama calcular un gradiente.

El artículo presenta una nueva herramienta llamada ADSEQ para resolver el dolor de cabeza de gestionar estas notas retrasadas manteniendo las matemáticas resolubles para las computadoras.

Aquí está el desgido de lo que hicieron, usando analogías simples:

1. El Problema: La entrega "perdida en la traducción"

En el pasado, las computadoras simulaban estas redes cerebrales de dos maneras principales, ambas con fallas:

El enfoque del "Batido": Para facilitar las matemáticas, algunos simuladores convertían los "picos" agudos y repentinos en un flujo continuo y suave de líquido. Esto hacía que las matemáticas funcionaran, pero destruía la eficiencia. Es como intentar contar gotas de lluvia individuales midiendo el volumen total de un charco; pierdes la información de tiempo específica que hace que el sistema sea eficiente.
El enfoque de la "Caja Rígida": Otros simuladores utilizaban cajas específicas y simples (como un búfer circular o ring buffer) para contener las notas. Eran rápidos pero no podían manejar retrasos complejos o diferentes tipos de neuronas. Eran como una cinta transportadora que solo funciona si cada paquete llega exactamente 5 segundos después del anterior.

La brecha: Nadie tenía un sistema que pudiera manejar retrasos complejos y variables (algunas notas tardan 2ms, otras 50ms) y que al mismo tiempo permitiera que la computadora aprendiera de sus errores (calcular gradientes) de manera eficiente.

2. La Solución: ADSEQ (El servicio de mensajería inteligente)

Los autores construyeron ADSEC (AutoDifferentiable Spike-Event Queues). Piensa en esto como un servicio de mensajería superinteligente que puede manejar cualquier tipo de paquete, cualquier tiempo de entrega y, aun así, mantener un recibo perfecto para el contador (el calculador de gradientes).

El truco de magia (Gradientes personalizados): Normalmente, si pones un paquete en una caja y lo sacas más tarde, la computadora olvida exactamente cuándo entró. ADSEC utiliza un "recibo mágico" especial (derivadas matemáticas) que viaja dentro del paquete. Incluso si el paquete espera en una cola durante mucho tiempo, el recibo recuerda exactamente cómo el tiempo de retraso afecta el resultado final. Esto permite que la computadora aprenda a ajustar los tiempos de entrega para que la red sea más inteligente.
La Cola: Construyeron un conjunto de herramientas de diferentes "salas de espera" (colas) para estas notas. Algunas son líneas simples (FIFO), otras son listas de prioridad (Heaps), y otras son pistas circulares (Ring Buffers).

3. La Carrera: ¿Qué sala de espera es la mejor?

Los autores probaron estas diferentes salas de espera en cuatro tipos diferentes de "supercomputadoras" (aceleradores de IA) para ver cuál era la más rápida. Resulta que un solo tamaño no sirve para todos.

La CPU (El trabajador de oficina clásico):
- Mejor cola: Basada en árboles o líneas FIFO.
- Por qué: La CPU es buena siguiendo instrucciones una por una. Le gustan las líneas organizadas donde puede ir tachando elementos de una lista.
La GPU (La fábrica superparalela):
- Mejor cola: Búferes circulares (para trabajos pequeños) o FIFO (para trabajos enormes).
- Por qué: Las GPUs son como fábricas con miles de trabajadores realizando la misma tarea a la vez. Les encantan las pistas circulares donde todos se mueven en sincronía. Sin embargo, si la fábrica se llena demasiado, una línea simple (FIFO) funciona mejor para evitar atascos de tráfico.
La TPU (La máquina de clasificación especializada):
- Mejor cola: Arreglos ordenados (Sorted Arrays).
- Por qué: La TPU tiene una "máquina de clasificación" especial integrada en su hardware. No importa qué tan desordenada sea la pila de notas; la TPU puede clasificarlas instantáneamente. Así que la mejor estrategia es simplemente verterlas en una pila y dejar que la máquina las ordene.
La LPU (El tren determinista):
- Mejor cola: Flujo de datos determinista (Deterministic Dataflow).
- Por qué: Esta computadora funciona como un tren en una vía fija. Odia las sorpresas o los caminos con ramificaciones. Necesita un horario donde cada nota llegue en un momento predecible.

4. La opción de "Soltar el paquete"

A veces, la sala de espera se llena demasiado. Los autores demostraron que puedes programar el sistema para descartar algunas notas si la cola está llena.

El intercambio (Trade-off): Descartar notas hace que la simulación corra mucho más rápido (usa menos memoria), pero es ligeramente menos precisa. Es como una oficina de correos muy ocupada que tira cartas cuando los contenedores están llenos para mantener la línea en movimiento. El artículo muestra que puedes ajustar esto: descarta algunas para ahorrar velocidad, o quédate con todas para una precisión perfecta.

Resumen

El artículo no solo dice "hicimos un simulador de cerebro más rápido". Dice: "Construimos un kit de herramientas flexible (ADSEC) que permite a las computadoras aprender de señales retrasadas, y demostramos que la mejor manera de organizar estas señales depende enteramente del tipo de chip de computadora que estés utilizando."

Si tienes una computadora estándar, usa una línea.
Si tienes una tarjeta gráfica, usa un círculo o una línea.
Si tienes una Google TPU, usa una pila de clasificación.

Esto permite a los científicos construir modelos cerebrales más realistas y entrenar IA más rápido, sin quedarse atrapados en la matemática de "¿cuándo llegó esa señal?".

Resumen Técnico: ADSEQ – Un Marco de Trabajo Compatible con Autograd y Consciente de los Retardos para la Entrega de Eventos de Espigas en SNNs

Declaración del Problema
La simulación eficiente y el entrenamiento basado en gradientes de las Redes Neuronales de Espigas (SNNs) y los modelos cerebrales requieren el manejo de la transmisión dispersa de espigas, particularmente al incorporar retardos sinápticos heterogéneos. Los enfoques actuales enfrentan una dicotomía:

Ineficiencia de Memoria: Los simuladores basados en librerías de Aprendizaje Automático (ML) suelen depender de gradientes sustitutos (por ejemplo, SuperSpike) para manejar las discontinuidades de las espigas. Aunque son efectivos para modelos simplificados, los gradientes sustitutos convierten los eventos de espigas dispersos en señales continuas y densas. Cuando se introducen retardos, estas señales densas deben ser almacenadas en búfer, anulando los beneficios de la dispersión y creando cuellos de botella en la memoria.
Falta de Generalización: Los métodos de gradiente exacto existentes (por ejemplo, EventProp) están restringidos en gran medida a modelos de neuronas simplificados (como Leaky Integrate-and-Fire) y conjuntos de parámetros específicos. A menudo no logran generalizarse a modelos biofísicamente realistas o a estructuras de colas arbitrarias requeridas para simulaciones de todo el cerebro.
Desajuste de Hardware: Existe una falta de comprensión sobre qué estructuras de datos de colas de eventos de espigas (por ejemplo, buffers circulares, montículos/heaps, FIFOs) funcionan de manera óptima a través de diversas arquitecturas de aceleradores de IA (CPUs von Neumann, GPUs, TPUs y LPUs de flujo de datos deterministas), especialmente cuando se combinan con operaciones diferenciables.

Metodología
Los autores presentan ADSEQ (AutoDifferentiable Spike-Event Queues), un marco diseñado para permitir el cálculo de gradientes exactos y conscientes de los retardos dentro de las librerías modernas de ML (específicamente JAX).

Formulación Matemática: La contribución central es la derivación de derivadas implícitas para la entrega de eventos de espigas. Al aplicar el Teorema de la Función Implícita a la condición de detección de la espiga ( $v_{pre}(t_{pre}) = v_{th}$ $v_{p r e} (t_{p r e}) = v_{t h}$ ), los autores derivan el gradiente del tiempo de la espiga con respecto a los parámetros del modelo ( $\theta$ $θ$ ) y los retardos sinápticos ( $d$ $d$ ).
- Generalizan las ecuaciones de EventProp para incluir el gradiente del retardo: $dt_{post}/d\theta = dt_{pre}/d\theta + dd/d\theta$ .
- Derivan la actualización del gradiente para las variables de estado postsinápticas ( $x$ ) tras la llegada de una espiga, contabilizando el retardo: $\partial x^+/\partial \theta = \partial x^-/\partial \theta + (1/\tau) \cdot \partial t_{post}/\partial \theta$ .
Implementación mediante Gradientes Personalizados: Para integrar estas derivaciones en el sistema de diferenciación automática (autograd) de JAX, los autores implementan operadores de Producto de Jacobiano-Vector (JVP) personalizados. Estos gradientes personalizados se inyectan en las operaciones enqueue() y pop() de diversas estructuras de colas. Esto permite que el motor de autograd propague correctamente los gradientes a través de los eventos de espigas con retardo de tiempo sin requerir derivaciones manuales de retropropagación para modelos de neuronas complejos (por ejemplo, Hodgkin-Huxley).
Variantes de Colas: El marco implementa una suite de estructuras de colas diferenciables, que incluyen:
- Buffers Circulares (Ring Buffers): Variantes estándar y con pérdida (sumando espigas o descartándolas).
- Estructuras FIFO: Colas First-In-First-Out con límites de capacidad.
- Estructuras de Árbol/Montículo (Tree/Heap): Montículos binarios (binary heaps) y árboles de torneo para manejar retardos heterogéneos.
- Arreglos Ordenados: Arreglos que mantienen el orden mediante operaciones de ordenamiento.
- Estructuras a Nivel de Bit: Optimizadas para escenarios de una sola espiga.
Mecanismos de Pérdida: El marco incluye implementaciones de colas "con pérdida" (lossy) que descartan deliberadamente las espigas cuando se excede la capacidad, permitiendo un equilibrio ajustable entre rendimiento y precisión.

Contribuciones Clave

Formulación Autodiferenciable: Una formulación matemática generalizada para gradientes exactos de eventos de espiga que soporta tanto parámetros neuronales como retardos sinápticos, compatible con modelos de neuronas arbitrarios.
Librería ADSEQ: Una colección de estructuras de colas diferenciables implementadas en JAX con gradientes personalizados, permitiendo el uso de almacenamiento de espigas dispersas en el entrenamiento basado en gradientes.
Evaluación Comparativa entre Aceleradores: Una evaluación exhaustiva de estas estructuras de colas a través de cuatro arquitecturas de hardware distintas:
- CPU (Intel i7): Arquitectura von Neumann.
- GPU (NVIDIA H100): Procesamiento paralelo con acceso a memoria coalescente.
- TPU (Google TPU v4): Núcleos de Tensores y de Esparcidad (Sparse Cores) con unidades de ordenamiento dedicadas.
- LPU (Groq LPU): Arquitectura de flujo de datos determinista sin ramificación de control.
Análisis de Descarte de Espigas: Cuantificación de las tasas de descarte de espigas para colas con pérdida, proporcionando datos para diseñar simuladores con restricciones de precisión controlables.

Resultos
Los resultados de las pruebas comparativas revelan que la estructura de cola óptima depende altamente de la arquitectura del hardware y de las características de la carga de trabajo:

CPU: Las colas basadas en árboles (Binary Heap) y las basadas en FIFO funcionan mejor, probablemente debido a un menor overhead y un manejo eficiente de la lógica condicional en arquitecturas von Neumann.
GPU: Los buffers circulares sobresalen para redes pequeñas y cargas de trabajo que caben en la caché. Sin embargo, para redes más grandes, las estructuras FIFO escalan de manera más favorable debido a la reducción de la presión de memoria.
TPU: Las implementaciones basadas en ordenamiento (Sorted Arrays) superan significativamente a otros métodos. Esto se atribuye a los Sparse Cores dedicados del TPU, que contienen unidades de ordenamiento aceleradas por hardware.
LPU: El programado de flujo de datos determinista favorece las estructuras que evitan la divergencia en el flujo de control.
Escalabilidad: A medida que aumenta el número de colas, el rendimiento de la CPU se degrada rápidamente en comparación con los aceleradores. Sin embargo, para simulaciones a pequeña escala donde los datos caben en las cachés locales, las CPUs siguen siendo competitivas.
Entrenamiento vs. Inferencia: El entrenamiento (ajuste de parámetros) es significativamente más intensivo en términos de computación y memoria que la inferencia. El Forward AD es notablemente más lento que el Reverse AD en ciertas configuraciones, lo que sugiere la necesidad de métodos híbridos como el checkpointing.

Significancia y Reivindicaciones
El artículo afirma que ADSEQ establece una base para componentes reutilizables y escalables para simulaciones de SNN compatibles con autograd que incluyan retardos, aplicables tanto a redes artificiales como biológicamente realistas.

Generalización: A diferencia de los métodos de gradiente exacto previos limitados a modelos LIF, ADSEQ soporta modelos biofísicos complejos (por ejemplo, Hodgkin-Huxley) al tratar la cola como una primitiva diferenciable.
Conciencia del Hardware: El trabajo demuestra que las estrategias de "talla única" para las colas son subóptimas. La elección de una estructura de datos debe alinearse con la arquitectura del acelerador subyacente (por ejemplo, usar estructuras basadas en ordenamiento para TPUs y montículos para CPUs).
Integración Futura: Los autores sugieren que su enfoque podría permitir que los simuladores cerebrales tradicionales (que actualmente carecen de soporte de gradientes) incorporen gradientes a nivel de red modificando los modelos de neuronas para enviar mensajes codificados con flotantes junto con las espigas, cerrando la brecha entre los simuladores de neurociencia tradicional y los marcos modernos de ML.

El artículo concluye que, mientras que las librerías de ML suelen omitir estructuras de datos tradicionales como FIFOs y árboles en favor de arreglos simplificados, estas estructuras poseen un mérito significativo para escenarios específicos de hardware y de restricción de retardo, ofreciendo un camino hacia un entrenamiento de SNN más eficiente y realista.