A digitally controlled silicon quantum processing unit

Resumen Técnico: Unidad de Procesamiento Cuántico de Silicio Controlada Digitalmente

1. El Problema

El desarrollo de computadoras cuánticas comercialmente viables requiere no solo qubits de alto rendimiento, sino también la capacidad de fabricar, integrar y controlar grandes cantidades de ellos a escala. Aunque los qubits de espín en silicio (específicamente los qubits de intercambio único o Exchange-Only, EO) son candidatos prometedores debido a su compatibilidad con la fabricación de semiconductores avanzada y la simplicidad de sus señales de control, existen dos barreras principales:

1. Ruido y fidelidad: La necesidad de lograr niveles de ruido suficientemente bajos para la corrección de errores cuánticos (QEC).
2. Escalabilidad del control: La dificultad de conectar miles de qubits sin crear un "cuello de botella" de cableado en temperatura ambiente o imponer requisitos de refrigeración imposibles si los controles se colocan a temperaturas milikelvin (mK).

Las arquitecturas actuales a menudo separan el chip de qubits de los sistemas de control, lo que genera problemas de integridad de la señal, ruido térmico y complejidad de cableado.

2. Metodología y Arquitectura del Sistema

El equipo de HRL Laboratories y colaboradores ha desarrollado una Unidad de Procesamiento Cuántico (QPU) totalmente integrada que aborda estos desafíos mediante una arquitectura de tres componentes clave:

• Chip de Qubits (Silicio/SiGe):

  • Dispositivo de 54 puntos cuánticos de espín acoplados por intercambio, dispuestos en tres "rieles".
  • Configurado para albergar hasta 18 qubits EO (codificados en el estado de espín conjunto de tres electrones).
  • Fabricado con un proceso de foundry de 200 mm, utilizando heteroestructuras de Si/SiGe enriquecidas isotópicamente (28Si) para reducir el ruido magnético y diseñadas para aumentar la división de valles.
  • El chip muestra un ruido de carga intrínseco más de un orden de magnitud menor que tecnologías anteriores.

• Controlador CMOS Criogénico (4 K):

  • Un chip personalizado de 130 nm CMOS que opera a 4 Kelvin.
  • Genera todas las señales de control variables en el tiempo para los qubits, eliminando la necesidad de miles de cables analógicos desde temperatura ambiente.
  • Arquitectura digital con 6 secuenciadores independientes, 70 millones de transistores y una memoria de instrucciones compartida.
  • Consume menos de 3.5 W, lo que es compatible con la capacidad de enfriamiento de la etapa de 4 K.

• Interconexión Superconductora:

  • Un cable plano (ribbon cable) superconductor de alta densidad fabricado con Niobio (Nb) sobre poliamida.
  • Conecta el controlador a 4 K con el chip de qubits a mK.
  • Transporta 296 líneas de señal con un acoplamiento cruzado (crosstalk) < -80 dB a 10 GHz y una fuga térmica mínima (< 10 µW), actuando como un soporte térmico efectivo.

3. Contribuciones Clave

• Integración de Sistema Completo: Demostración de una QPU funcional que integra el chip de qubits, el controlador criogénico y la interconexión superconductora en un solo refrigerador de dilución comercial.
• Mejora de Fidelidad: Logro de un salto de un orden de magnitud en el rendimiento de los qubits EO en comparación con el estado del arte anterior, tanto en operaciones de un solo qubit como en puertas entrelazadas (CNOT).
• Validación de Corrección de Errores: Implementación exitosa de códigos de corrección de errores cuánticos, demostrando que el sistema puede manejar la complejidad de circuitos de múltiples qubits sin degradación catastrófica.
• Control Digital Eficiente: Validación de que las señales de control de los qubits EO (pulsos de voltaje de banda base) son ideales para ser generadas por lógica digital criogénica, simplificando la arquitectura de control.

4. Resultados Experimentales

• Rendimiento de Puertas:
  • Puertas de un solo qubit: Error promedio de $2 \times 10^{-4}$.
  • Puertas CNOT (dos qubits): Error promedio de $3 \times 10^{-3}$, con el error CNOT más bajo reproducible de $9 \times 10^{-4}$.
  • Estos valores representan una mejora de un orden de magnitud respecto a trabajos previos.
• Ruido Intrínseco:
  • Medición de ruido de carga intrínseco mejorado en un factor de ~10.
  • Temperatura electrónica promedio de 150 mK en el dispositivo.
• Códigos de Repetición (Corrección de Errores):
  • Código de repetición de distancia-5 ([5,1,5]): Implementado con 7 qubits físicos. Se observó una tasa de error lógico (LER) de $\approx 5 \times 10^{-3}$. La comparación con subconjuntos de distancia-3 mostró un factor de mejora de escala ($\Lambda_{5/3}$) de 4.7.
  • Se demostró la efectividad de las Unidades de Reducción de Fugas (LRUs) para estabilizar la fracción de eventos del detector y prevenir la acumulación de errores fuera del subespacio computacional.
• Detección de Errores Cuánticos (QED):
  • Implementación del código [[4,2,2]] (4 qubits físicos, 2 lógicos) con detección de cualquier error de peso-1.
  • Fidelidad lógica post-seleccionada ($F_L$) de 0.95 después de tres rondas de extracción de síndrome, comparado con 0.59 sin post-selección, demostrando la eficacia del código.
• Modelado y Simulación:
  • Los resultados experimentales coincidieron estrechamente con simulaciones que combinaban ruido magnético, ruido de carga y un término de "mala calibración" cuasi-estática (extrínseco), indicando que el sistema es predecible y escalable.

5. Significado e Impacto

Este trabajo marca un hito crucial en la madurez tecnológica de los qubits de espín en semiconductores:

1. Viabilidad Comercial: Demuestra que es posible construir un sistema cuántico escalable utilizando procesos de fabricación de semiconductores estándar y una arquitectura de control que evita los cuellos de botella de cableado.
2. Escalabilidad: La combinación de control criogénico de bajo consumo, interconexiones superconductoras de alta densidad y qubits de silicio de bajo ruido proporciona una base práctica para computadoras cuánticas tolerantes a fallos a escala de utilidad.
3. Corrección de Errores: Es una de las primeras demostraciones en qubits de silicio que valida la corrección de errores en códigos de distancia superior (distancia-5) y códigos de detección de errores cuánticos, un requisito previo indispensable para la computación cuántica práctica.
4. Caminos Futuros: El estudio identifica que, aunque el ruido intrínseco del dispositivo ya no es el factor limitante principal, la integración del sistema (integridad de la señal, gestión térmica y calibración) es el desafío actual. El enfoque se desplaza hacia la mejora de la uniformidad de los dispositivos y la optimización de la arquitectura de software y hardware para la corrección de errores.

En resumen, el artículo presenta un prototipo funcional de una computadora cuántica basada en silicio que supera las barreras de escalabilidad y control, acercando significativamente la tecnología a la relevancia comercial.