At the Edge of the Heart: ULP FPGA-Based CNN for On-Device Cardiac Feature Extraction in Smart Health Sensors for Astronauts

A continuación se presenta un resumen técnico detallado del artículo "Al Borde del Corazón: CNN Basada en FPGA de Ultra Bajo Consumo para la Extracción de Características Cardíacas en Dispositivos para Sensores de Salud Inteligente en Astronautas."

1. Planteamiento del Problema

El artículo aborda el desafío crítico de monitorear la salud de los astronautas durante misiones de espacio profundo (Luna/Marte), donde la latencia de comunicación con la Tierra hace imposible la supervisión remota en tiempo real.

• Restricciones: Los sensores de salud para espacio profundo deben ser de ultra bajo consumo (ULP), resistentes a la radiación, miniaturizados y capaces de tomar decisiones autónomas y en tiempo real de forma completa.
• Desafío Técnico: El monitoreo cardiovascular tradicional se basa en la Seismocardiografía (SCG), que capta las vibraciones mecánicas del corazón. Sin embargo, extraer características clínicamente significativas (intervalos sistólicos y diastólicos) de las señales SCG es difícil debido a los artefactos de movimiento y los efectos de la microgravedad.
• Limitación de Hardware: Aunque las Redes Neuronales Convolucionales (CNN) ofrecen una extracción de características superior en comparación con los métodos tradicionales, son intensivas computacionalmente. Desplegarlas en dispositivos portátiles con recursos limitados y alimentados por baterías (específicamente aquellos que utilizan componentes comerciales disponibles en el mercado o COTS para ahorrar masa) es típicamente inviable debido a los recursos lógicos limitados, la memoria y la imposibilidad de utilizar procesadores resistentes a la radiación que consumen mucha energía.

2. Metodología

Los autores proponen una solución co-diseñada de hardware y software para habilitar la inferencia de CNN en el dispositivo en un FPGA Lattice iCE40UP5K.

A. Plataforma de Hardware

• Dispositivo: Lattice iCE40UP5K, un FPGA de Ultra Bajo Consumo (ULP) conocido por su consumo de energía a nivel de milivatios y su resistencia a la radiación demostrada.
• Sensor: Un sensor portátil de grado espacial que utiliza Unidades de Medición Inercial (IMU) diferenciales para capturar señales SCG a 1 kHz con alta precisión (61µg).
• Arquitectura: Un acelerador de matriz sístólica personalizado diseñado específicamente para los recursos limitados del iCE40UP5K (128 kB de SPRAM, 8 bloques DSP).

B. Diseño del Algoritmo y del Modelo

• Modelo: Una Red Neuronal Convolucional 1D (CNN) diseñada para clasificar ventanas SCG en tres clases: Sistólica, Diastólica y Fondo.
• Arquitectura: Cuatro bloques convolucionales (16→32→64→96 canales) seguidos de un Promedio Global (GAP) y una capa Totalmente Conectada (FC).
• Optimización (Entrenamiento Consciente de la Cuantización - QAT):
  • Para adaptar el modelo al FPGA, los autores emplearon QAT para convertir el modelo de punto flotante de 32 bits (FP32) a entero de 8 bits (INT8).
  • Esto redujo el tamaño del modelo en ~70% (de 226.5 KB a 68.2 KB) con una pérdida de precisión negligible (<0.4%).
  • Operaciones como la Normalización por Lotes (Batch Normalization) y ReLU se fusionaron en los pesos convolucionales para ahorrar ciclos de hardware.

C. Arquitectura del Acelerador FPGA

El motor de inferencia se organiza en tres subsistemas:

1. Subsistema de Memoria: Utiliza una estructura de memoria jerárquica que combina RAM de un solo puerto (SPRAM) para los pesos y búferes Ping-Pong para la transferencia de datos sin copia (zero-copy) entre capas. Soporta la carga dinámica de pesos mediante UART.
2. Subsistema de Cálculo (Matriz Sístólica):
   • Utiliza una matriz sístólica 1D de 6 bloques DSP dispuestos en una tubería (pipeline).
   • Las características de entrada fluyen a través de la tubería mientras los pesos se difunden, permitiendo 6 operaciones Multiplicar-Acumular (MAC) por ciclo de reloj.
   • Incluye un Motor de Re-cuantización y Activación personalizado para manejar la conversión de 32 bits a 8 bits y la saturación de ReLU.
3. Subsistema de Control: Una Máquina de Estados Finitos (FSM) jerárquica que gestiona la carga de pesos, la secuenciación de capas y el flujo de datos sin un mecanismo de recuperación de instrucciones, minimizando la sobrecarga.

3. Contribuciones Clave

1. Primer Clasificador SCG en FPGA ULP: Demuestra la viabilidad de ejecutar una CNN para la extracción de características cardíacas en tiempo real en un FPGA de clase milivatio (iCE40UP5K), una plataforma previamente considerada demasiado restringida para el aprendizaje profundo.
2. Co-diseño de Matriz Sístólica: Desarrolló un acelerador de matriz sístólica personalizado que maximiza el uso de los 8 bloques DSP integrados y los 128 kB de RAM del FPGA, logrando una alta reutilización de datos y minimizando los cuellos de botella del ancho de banda de memoria.
3. Implementación de QAT: Aplicó con éxito el Entrenamiento Consciente de la Cuantización para mantener una alta precisión (98%) mientras reducía el tamaño del modelo y habilitaba la inferencia solo con enteros, crucial para el hardware objetivo.
4. Validación de Grado Espacial: Validó el sistema utilizando datos recopilados de sujetos humanos bajo aprobación ética, simulando las condiciones requeridas para el hardware de la misión "Cosmic Kiss" de la ESA.

4. Resultados

El sistema fue evaluado tanto en precisión de clasificación como en métricas de rendimiento de hardware.

• Precisión:
  • Precisión de Validación: 98.32% (modelo INT8 QAT) vs. 98.68% (línea base FP32).
  • Precisión de Prueba: 97.68% (INT8).
  • Métricas: Altas puntuaciones F1 (0.955) y Precisión Promedio (0.995) tanto para eventos sistólicos como diastólicos, demostrando robustez frente al desequilibrio de clases.
• Rendimiento de Hardware (iCE40UP5K):
  • Consumo de Energía: 8.55 mW (promedio).
  • Tiempo de Inferencia: 95.5 ms por ventana (aprox. 10.6 FPS).
  • Eficiencia Energética: 819 µJ por inferencia.
  • Utilización de Recursos: 2,861 LUTs (54% del total) y 7 bloques DSP (87% del total).
• Comparación con la Línea Base MCU (nRF52840):
  • La solución FPGA es 4.4× más eficiente energéticamente (819 µJ vs. 3.6 mJ).
  • La FPGA es 3.3× más rápida (95.5 ms vs. 314.9 ms).
  • La FPGA consume menos energía (8.55 mW vs. 11.4 mW) a pesar de operar a una frecuencia de reloj más baja (24 MHz vs. 64 MHz).

5. Significado

Este trabajo representa un paso significativo hacia adelante para la medicina espacial autónoma.

• Crítico para la Misión: Permite a los astronautas recibir evaluaciones inmediatas y precisas de la salud cardíaca sin depender del control en tierra, lo cual es vital para misiones donde los retrasos de comunicación pueden alcanzar minutos u horas.
• Eficiencia de Recursos: Al demostrar que tareas complejas de aprendizaje profundo pueden ejecutarse en FPGAs COTS de bajo costo y bajo consumo, el artículo abre la puerta para desplegar IA avanzada en una amplia gama de dispositivos portátiles con recursos limitados, no solo en el espacio sino también en el monitoreo de salud remoto terrestre.
• Escalabilidad: El diseño modular de matriz sístólica y el enfoque QAT proporcionan una hoja de ruta para escalar modelos de IA biomédica más complejos hacia hardware de ultra bajo consumo.

En conclusión, el artículo cierra exitosamente la brecha entre algoritmos avanzados de aprendizaje profundo y las restricciones extremas del hardware portátil de grado espacial, entregando un sistema de monitoreo cardíaco completamente autónomo y eficiente energéticamente.