Resumen Técnico: TREA – Acelerador de Borde Eficiente en Recursos, Multiplexado en Tiempo y de Baja Precisión

Enunciado del Problema

Los sistemas de Visión en el Borde e IA Visual (EV2AI), desplegados en plataformas embebidas con recursos limitados para tareas como la detección de objetos y el reconocimiento de escenas, enfrentan un trilema fundamental entre precisión, latencia y consumo energético. Los modelos más avanzados, como ViT-G, requieren miles de millones de parámetros y operaciones masivas de multiplicación-acumulación (MAC), lo que genera costos energéticos prohibitivos dominados por el acceso a la memoria (el acceso a DRAM fuera del chip puede consumir hasta 640 pJ por acceso). Los diseños de aceleradores existentes suelen abordar la cuantización, el podado, el diseño de unidades MAC o la reutilización arquitectónica de forma aislada, careciendo de un marco de co-diseño unificado que abarque toda la pila desde el algoritmo hasta el hardware. Además, las unidades MAC convencionales sufren de expansión del ancho de bits del acumulador y una alta sobrecarga de hardware, mientras que las unidades de Función de Activación No Lineal (NAF) pueden consumir hasta el 25% del área total del acelerador.

Metodología

El artículo propone TREA, una arquitectura unificada de acelerador de IA en el borde que optimiza conjuntamente las rutas de datos aritméticas, los patrones de podado, la reutilización de activaciones y los programas de ejecución por capas. La metodología se basa en tres componentes centrales de co-diseño:

1. Cuantización de Potencias de Dos Guiada por MSD (MSD-PoTQ8) & DQ-MAC:
   Los autores proponen una unidad de Multiplicación-Acumulación (MAC) SIMD de Doble Precisión (4/8 bits) sin multiplicadores (DQ-MAC). En lugar de la multiplicación convencional, utiliza un cálculo de desplazamiento y suma basado en el primer dígito más significativo (MSDF) fundamentado en la descomposición en potencias de dos.

   • Truncamiento Pre-acumulación: El esquema aproxima los pesos utilizando términos de potencias de dos con signo. Crucialmente, realiza el truncamiento antes de la acumulación, reduciendo el ancho de bits del acumulador requerido y eliminando el hardware de cuantización posterior al multiplicador.
   • SIMD de Doble Precisión: La unidad soporta operaciones de punto fijo de 4 bits u 8 bits. A través de la multiplexación en tiempo a nivel de dígito, una sola instancia de hardware puede ejecutar cuatro operaciones de 4 bits u una operación de 8 bits por ciclo, logrando hasta un 4x de aumento en el rendimiento sin duplicación de hardware.

2. Podado Reductivo Estructurado Consciente del Hardware (SHARP):
   Para maximizar la utilización de la ruta de datos SIMD de 4 vías, los autores introducen SHARP, una estrategia de podado que alinea los patrones de dispersión directamente con la granularidad de ejecución del hardware.

   • Alineación: A diferencia del podado estructurado estándar, SHARP impone ratios de retención de pesos por núcleo (4:9 para núcleos de 3x3 y 12:25 para núcleos de 5x5) que son múltiplos exactos del ancho SIMD.
   • Programación: Esta alineación asegura una utilización completa de las vías, eliminando ciclos de ejecución parcialmente ocupados y transformando el podado en un mecanismo de programación eficiente para el hardware.

3. Activación No Lineal Reconfigurable Habilitada para Cuantización (RQ-NAF):
   Un único núcleo compartido basado en CORDIC implementa las funciones Sigmoid, Tanh y ReLU.

   • Multiplexación en Tiempo: En lugar de instanciar hardware separado para cada neurona o capa, un único núcleo RQ-NAF de 9 etapas en pipeline se multiplexa en tiempo a través de la red.
   • Eficiencia: Tras un llenado inicial del pipeline, produce una salida por ciclo, reduciendo significativamente la sobrecarga de área mientras soporta la selección de funciones de activación en tiempo de ejecución.

La arquitectura completa de TREA integra una matriz unidimensional de 100 unidades SIMD DQ-MAC con el núcleo RQ-NAF compartido, controlada por un motor unificado que gestiona la reutilización de hardware por capas y la teselación.

Contribuciones Clave

El artículo detalla las siguientes contribuciones específicas:

• Unidad DQ-MAC: Una MAC SIMD basada en MSDF y sin multiplicadores que realiza truncamiento pre-acumulación, reduciendo el ancho del acumulador y permitiendo una mejora de 4x en el rendimiento mediante la ejecución SIMD de 4 bits sin duplicación de hardware.
• Estrategia SHARP: Un método de podado de co-diseño que mapea los patrones de dispersión (4:9 y 12:25) al ancho SIMD, garantizando una utilización del 100% de las vías y reduciendo los ciclos de ejecución del núcleo (por ejemplo, núcleos de 3x3 de 9 ciclos a 1 ciclo en modo de 4 bits).
• Núcleo RQ-NAF: Una unidad de activación reconfigurable, multiplexada en tiempo y basada en CORDIC que soporta múltiples funciones (ReLU, Sigmoid, Tanh) con reutilización de hardware (N-1), reduciendo drásticamente la sobrecarga de hardware de activación.
• Co-diseño a Nivel de Sistema: Una arquitectura de acelerador unidimensional que integra DQ-MAC, SHARP y RQ-NAF, validada mediante implementación en FPGA y síntesis ASIC de 28 nm.

Resultados

El acelerador TREA fue evaluado utilizando variantes de YOLO para detección de objetos (PASCAL VOC, COCO) y MobileNet/EfficientNet/Inception para clasificación (ImageNet), junto con síntesis de hardware en FPGAs Xilinx VC707 y procesos ASIC de 28 nm.

• Precisión: El sistema mantiene una precisión de detección comparable a las líneas base FP32, con una degradación de menos del 3% en mAP@0.5 en todas las variantes de YOLO. La configuración de doble precisión logra una precisión comparable a la cuantización uniforme de 8 bits mientras opera selectivamente a precisión de 4 bits.
• Latencia y Rendimiento: La combinación de SHARP y DQ-MAC produce una reducción de latencia de hasta 9x a nivel de núcleo (por ejemplo, núcleos de 3x3 calculados en 1 ciclo frente a 9 ciclos). El acelerador logra hasta un 4x de mejora en el rendimiento sobre diseños de precisión fija.
• Eficiencia de Hardware:
  • FPGA: En comparación con los núcleos IP de Xilinx, el DQ-MAC reduce la utilización de LUTs hasta en un 72% y el consumo de energía hasta en un 50%.
  • ASIC: El diseño demuestra un área, un retardo y un Producto Potencia-Retardo (PDP) competitivos en comparación con las unidades MAC aproximadas más avanzadas, ofreciendo una implementación más compacta y equilibrada para sistemas embebidos.
  • Huella de Recursos: TREA logra una de las huellas de recursos (LUTs y registros) más bajas entre los aceleradores específicos de dominio comparados, manteniendo una alta eficiencia energética (GOPS/W).

Significancia

El artículo afirma que TREA representa un paso significativo al avanzar más allá de optimizaciones aisladas hacia un marco de co-diseño algoritmo-hardware holístico. Su significancia radica en:

1. Optimización Unificada: Integra exitosamente la cuantización, el podado estructurado y la reutilización arquitectónica en un solo pipeline, asegurando que las optimizaciones a nivel de modelo (como el podado) se traduzcan directamente en eficiencia de hardware (utilización completa de SIMD).
2. Eficiencia de Recursos: Al eliminar multiplicadores y reutilizar el hardware de activación mediante multiplexación en tiempo, TREA aborda los presupuestos estrictos de área y potencia de las plataformas de borde, haciendo viable la detección y clasificación de objetos en tiempo real en dispositivos alimentados por baterías.
3. Escalabilidad: La arquitectura unidimensional multiplexada en tiempo permite un despliegue escalable a través de diversas topologías de DNN sin replicar hardware dedicado por capa, reduciendo la complejidad de control y el área de silicio.

Los autores concluyen que TREA proporciona una solución práctica y escalable para cargas de trabajo de visión en el borde en tiempo real, validando su efectividad mediante evaluaciones exhaustivas en FPGA y ASIC frente a diseños de última generación.