Resumo Técnico: TREA – Acelerador de Borda de Baixa Precisão, Multiplexado no Tempo e Eficiente em Recursos

Declaração do Problema

Sistemas de Visão de Borda e IA Visual (EV2AI), implantados em plataformas embarcadas com recursos limitados para tarefas como detecção de objetos e reconhecimento de cenas, enfrentam um trilema fundamental entre precisão, latência e consumo de energia. Modelos de última geração, como o ViT-G, exigem bilhões de parâmetros e operações massivas de multiplicação-acumulação (MAC), levando a custos energéticos proibitivos dominados pelo acesso à memória (o acesso à DRAM fora do chip pode consumir até 640 pJ por acesso). Projetos de aceleradores existentes frequentemente abordam quantização, poda, design de unidades MAC ou reutilização arquitetônica de forma isolada, carecendo de um framework unificado de co-design que abranja toda a pilha de algoritmo a hardware. Além disso, unidades MAC convencionais sofrem com expansão da largura de bits do acumulador e alta sobrecarga de hardware, enquanto unidades de Função de Ativação Não Linear (NAF) podem consumir até 25% da área total do acelerador.

Metodologia

O artigo propõe o TREA, uma arquitetura unificada de acelerador de IA de borda que otimiza conjuntamente caminhos de dados aritméticos, padrões de poda, reutilização de ativação e cronogramas de execução por camada. A metodologia baseia-se em três componentes principais co-projetados:

1. Quantização Potência de Dois Guiada por MSD (MSD-PoTQ8) & DQ-MAC:
   Os autores propõem uma unidade de Multiplicação-Acumulação SIMD de Dupla Precisão (4/8 bits) sem multiplicador (DQ-MAC). Em vez da multiplicação convencional, ela utiliza um cálculo de deslocamento e adição baseado no Primeiro Dígito Mais Significativo (MSDF) fundamentado na decomposição potência de dois.

   • Truncamento Pré-Acumulação: O esquema aproxima pesos usando termos de potência de dois com sinal. Crucialmente, realiza o truncamento antes da acumulação, reduzindo a largura de bits do acumulador necessária e eliminando hardware de quantização pós-multiplicador.
   • SIMD de Dupla Precisão: A unidade suporta operações de ponto fixo de 4 bits ou 8 bits. Através de multiplexação no tempo ao nível de dígito, uma única instância de hardware pode executar quatro operações de 4 bits ou uma operação de 8 bits por ciclo, alcançando até 4x de aumento no rendimento sem duplicação de hardware.

2. Poda Redutiva Estruturada Consciente de Hardware (SHARP):
   Para maximizar a utilização do caminho de dados SIMD de 4 vias, os autores introduzem o SHARP, uma estratégia de poda que alinha padrões de esparsidade diretamente com a granularidade de execução de hardware.

   • Alinhamento: Diferentemente da poda estruturada padrão, o SHARP impõe taxas de retenção de pesos por núcleo (4:9 para núcleos 3x3 e 12:25 para núcleos 5x5) que são múltiplos exatos da largura SIMD.
   • Agendamento: Este alinhamento garante a utilização total das vias, eliminando ciclos de execução parcialmente ocupados e transformando a poda em um mecanismo de agendamento eficiente em hardware.

3. Ativação Não Linear Quantizada Reconfigurável (RQ-NAF):
   Um único núcleo compartilhado baseado em CORDIC implementa as funções Sigmoid, Tanh e ReLU.

   • Multiplexação no Tempo: Em vez de instanciar hardware separado para cada neurônio ou camada, um único núcleo RQ-NAF em pipeline de 9 estágios é multiplexado no tempo através da rede.
   • Eficiência: Após um preenchimento inicial do pipeline, ele produz uma saída por ciclo, reduzindo significativamente a sobrecarga de área enquanto suporta a seleção de funções de ativação em tempo de execução.

A arquitetura completa do TREA integra uma matriz unidimensional de 100 unidades DQ-MAC SIMD com o núcleo RQ-NAF compartilhado, controlada por um motor unificado que gerencia a reutilização de hardware por camada e o tiling.

Principais Contribuições

O artigo detalha as seguintes contribuições específicas:

• Unidade DQ-MAC: Uma MAC SIMD baseada em MSDF sem multiplicador que realiza truncamento pré-acumulação, reduzindo a largura do acumulador e permitindo uma melhoria de 4x no rendimento via execução SIMD de 4 bits sem duplicação de hardware.
• Estratégia SHARP: Um método de poda de co-design que mapeia padrões de esparsidade (4:9 e 12:25) para a largura SIMD, garantindo 100% de utilização das vias e reduzindo ciclos de execução de núcleo (ex: núcleos 3x3 de 9 ciclos para 1 ciclo no modo de 4 bits).
• Núcleo RQ-NAF: Uma unidade de ativação baseada em CORDIC reconfigurável e multiplexada no tempo que suporta múltiplas funções (ReLU, Sigmoid, Tanh) com reutilização de hardware (N-1), cortando drasticamente a sobrecarga de hardware de ativação.
• Co-Design em Nível de Sistema: Uma arquitetura de acelerador unidimensional que integra DQ-MAC, SHARP e RQ-NAF, validada através de implementação em FPGA e síntese ASIC de 28 nm.

Resultados

O acelerador TREA foi avaliado usando variantes do YOLO para detecção de objetos (PASCAL VOC, COCO) e MobileNet/EfficientNet/Inception para classificação (ImageNet), juntamente com síntese de hardware em FPGAs Xilinx VC707 e processos ASIC de 28 nm.

• Precisão: O sistema mantém precisão de detecção comparável às bases FP32, com degradação inferior a 3% no mAP@0.5 em variantes do YOLO. A configuração de dupla precisão alcança precisão comparável à quantização uniforme de 8 bits enquanto opera seletivamente em precisão de 4 bits.
• Latência e Rendimento: A combinação de SHARP e DQ-MAC produz até uma redução de 9x na latência no nível de núcleo (ex: núcleos 3x3 computados em 1 ciclo vs. 9 ciclos). O acelerador alcança até 4x de melhoria no rendimento sobre projetos de precisão fixa.
• Eficiência de Hardware:
  • FPGA: Comparado a núcleos IP Xilinx, o DQ-MAC reduz a utilização de LUTs em até 72% e o consumo de energia em até 50%.
  • ASIC: O projeto demonstra área, atraso e Produto Potência-Atraso (PDP) competitivos em comparação com unidades MAC aproximadas de última geração, oferecendo uma implementação mais compacta e equilibrada para sistemas embarcados.
  • Pegada de Recursos: O TREA alcança uma das menores pegadas de recursos (LUTs e registradores) entre aceleradores específicos de domínio comparados, mantendo alta eficiência energética (GOPS/W).

Significado

O artigo afirma que o TREA representa um passo significativo para frente ao avançar além de otimizações isoladas para um framework unificado de co-design algoritmo-hardware. Seu significado reside em:

1. Otimização Unificada: Integra com sucesso quantização, poda estruturada e reutilização arquitetônica em um único pipeline, garantindo que otimizações em nível de modelo (como poda) se traduzam diretamente em eficiência de hardware (utilização total do SIMD).
2. Eficiência de Recursos: Ao eliminar multiplicadores e reutilizar hardware de ativação via multiplexação no tempo, o TREA aborda orçamentos rigorosos de área e potência de plataformas de borda, tornando a detecção e classificação de objetos em tempo real viáveis em dispositivos alimentados por bateria.
3. Escalabilidade: A arquitetura unidimensional multiplexada no tempo permite implantação escalável através de topologias DNN variadas sem replicar hardware dedicado por camada, reduzindo complexidade de controle e área de silício.

Os autores concluem que o TREA fornece uma solução prática e escalável para cargas de trabalho de visão de borda em tempo real, validando sua eficácia através de avaliações abrangentes em FPGA e ASIC contra projetos de última geração.