Resumen Técnico: Aceleración de CNN con Eficiencia Energética mediante Aritmética MSDF de Serie de Dígitos en FPGA

Declaración del Problema

La segmentación precisa de tumores cerebrales utilizando la arquitectura U-Net es crítica para el diagnóstico por imágenes médicas, pero es computacionalmente intensiva. La implementación de U-Net en CPUs y GPUs estándar consume una cantidad significativa de energía y recursos, lo que plantea desafíos para el despliegue en sistemas embebidos y de borde (edge) donde la eficiencia energética es primordial. Si bien las matrices de puertas lógicas programables en campo (FPGA) ofrecen una plataforma prometedora para la aceleración, las técnicas de aritmética de serie de dígitos existentes, específicamente la de Dígito Más Significativo Primero (MSDF), enfrentan un cuello de botella específico: la latencia inicial.

En las implementaciones MSDF tradicionales, los cálculos del producto escalar se realizan mediante una estructura en cascada de un multiplicador seguido de un árbol de sumadores. Cada etapa (el multiplicador y cada nivel del árbol de sumadores) introduce un retardo de arranque ($\delta$) fijo. En las operaciones en cascada, estos retardos se acumulan, aumentando significablemente la latencia total antes de que se produzca el primer dígito de salida. Esta sobrecarga socava el potencial de rendimiento (throughput) del procesamiento de serie de dígitos, particularmente en las capas convolucionales donde los productos escalares son dominantes.

Metodología

Los autores proponen una novedosa arquitectura de hardware que fusiona la multiplicación y la suma en una única unidad de Multiplicación-Suma Combinada (MMA) para eliminar la latencia acumulativa de los componentes en cascada.

Arquitectura Central

1. Unidad de Multiplicación-Suma Combinada (MMA):

   • En lugar de etapas de multiplicador y sumador separadas, la unidad MMA realiza la multiplicación y la acumulación de bits simultáneamente dentro de un pipeline unificado.
   • Operación: La unidad procesa 32 canales de entrada ($T_N = 32$) en paralelo. Acepta activaciones cuantificadas de 8 bits (transmitidas en serie, MSDF) y pesos de 8 bits en paralelo.
   • Lógica: En cada ciclo de reloj, el $b$-ésimo bit de los 32 canales de activación se realiza mediante una operación AND con los pesos correspondientes de 8 bits. Los productos parciales resultantes se acumulan inmediatamente utilizando un árbol de propagación de acarreo.
   • Manejo de Residuales: Para soportar la computación de serie de dígitos, un "residual" (los bits inferiores de la suma parcial) se transfiere al siguiente ciclo. El árbol de sumadores acomoda $T_N + 1$ entradas (32 productos parciales + 1 residual), requiriendo $\lceil \log_2(33) \rceil$ etapas.
   • Sistema Numérico Redundante: El diseño emplea un sistema numérico redundante de Dígito con Signo (SD) con radix-2 y dígitos $\{1, 0, -1\}$. Esto permite que el algoritmo corrija los resultados en ciclos posteriores si un dígito de salida temprano es tentativo, proporcionando la flexibilidad necesaria para la aritmética MSDF sin requerir precisión completa en cada paso. Los autores utilizan la Codificación Invertida de Negabits (IEN) para simplificar el manejo del signo.

2. Organización a Nivel de Sistema:

   • Bloque de Procesamiento de Kernel (KPB): Un kernel de convolución de $3 \times 3$ se implementa utilizando un grupo de 9 unidades MMA (una para cada ubicación espacial). Las salidas de estas 9 unidades se suman mediante un árbol de sumadores MSDF para producir una única suma parcial para un píxel de salida.
   • Paralelismo: El sistema instancia 16 KPBs paralelos, lo que permite la computación de 16 píxeles de salida simultáneamente por cada grupo de reloj.
   • Aplicación Objetivo: El diseño está optimizado para la arquitectura U-Net, apuntando específicamente a capas convolucionales con kernels de $3 \times 3$ y conteos de canales que son múltiplos de 32.

Contribuciones Clave

El artículo detalla cuatro contribuciones principales:

1. Nueva Arquitectura MMA: Una unidad de multiplicación-suma fusionada que combina la multiplicación de serie de dígitos y la acumulación en un solo pipeline, reduciendo la latencia por iteración al eliminar los retardos separados de los multiplicadores y los árboles de sumadores.
2. Procesamiento Espacial en Paralelo: Una arquitectura donde las unidades MMA procesan múltiples profundidades espaciales de entrada en paralelo, aumentando significativamente el rendimiento de las operaciones de convolución.
3. Implementación en FPGA con Eficiencia Energética: Un acelerador completo para capas convolucionales de U-Net implementado en una FPGA, demostrando aplicabilidad para aplicaciones de borde con recursos limitados.
4. Evaluación Exhaustiva: Un análisis comparativo frente a implementaciones de bit-paralelo, bit-serial, MSDF convencional, GPU y CPU en términos de latencia, rendimiento, área y eficiencia energética.

Resultados

El diseño propuesto se implementó en un SoC Xilinx Zynq-7020 utilizando Verilog RTL y se evaluó frente a un modelo U-Net cuantizado para inferencia de punto fijo. El acelerador opera a 100 MHz.

• Rendimiento (Throughput): El diseño alcanza 52.95 GOPS. Esto representa una mejora de $1.07\times$ sobre los diseños de bit-paralelo convencionales, una mejora de $4.36\times$ sobre los diseños de bit-serial y una mejora de $2.52\times$ sobre los aceleradores contemporáneos basados en MSDF. Aunque la GPU logró un rendimiento absoluto mayor (385.99 GOPS), lo hizo con un costo de potencia significativamente más alto.
• Eficiencia Energética: El acelerador entrega 15.14 GOPS/W. Esto es:
  • $2.7\times$ mejor que la GPU (5.51 GOPS/W).
  • $7.8\times$ mejor que la CPU (1.93 GOPS/W).
  • $5.0\times$ mejor que la implementación en FPGA basada en MSDF (3.01 GOPS/W).
• Consumo de Energía: La energía consumida por lote de operaciones es de 186.20 mJ, lo cual es $3.8\times$ menor que la GPU y $10.8\times$ menor que la CPU.
• Eficiencia de Área: El diseño logra 17.43 GOPS/Slice (escalado por $10^{-4}$), lo que es $1.65\times$ mayor que los diseños de bit-paralelo y casi $6.7\times$ mayor que los aceleradores basados en MSDF.

Significado y Reivindicaciones

El artículo sostiene que el enfoque de Multiplicación-Suma Combinada (MMA) aborda eficazmente el cuello de botella de la latencia inicial inherente a la aritmética MSDF en cascada. Al fusionar las operaciones, el diseño logra un tiempo de latencia por iteración simplificado que es más corto que la combinación de las latencias de las unidades convencionales.

Los autores posicionan este trabajo como una solución para aplicaciones de borde sensibles a la latencia y con recursos limitados, particularmente en el diagnóstico por imágenes médicas (segmentación de tumores cerebrales) y visión por computadora. Los resultados sugieren que, si bien el acelerador opera a una frecuencia menor que una CPU, su eficiencia arquitectónica produce una mejora de un orden de magnitud en la eficiencia energética. Los autores concluyen que este enfoque es altamente adecuado para sistemas embebidos donde las restricciones de energía son críticas, ofreciendo una alternativa viable a la inferencia de alto consumo de energía de las GPU/CPU.

El trabajo futuro, planteado modestamente por los autores, implica la adición de mecanismos de terminación temprana para omitir operaciones innecesarias y el escalado de la arquitectura con más bloques (tiles) para soportar CNNs más complejas.