Resumo Técnico: Aceleração de CNN Eficiente em Energia com Aritmética MSDF Dígito-Serial em FPGA

Declaração do Problema

A segmentação precisa de tumores cerebrais usando a arquitetura U-Net é crítica para o diagnóstico por imagem médica, mas é computacionalmente intensiva. Implementar a U-Net em CPUs e GPUs padrão consome energia e recursos significativos, apresentando desafios para a implantação em sistemas embarcados e de borda (edge), onde a eficiência energética é primordial. Embora os Field-Programmable Gate Arrays (FPGAs) ofereçam uma plataforma promissora para aceleração, as técnicas existentes de aritmética dígito-serial, especificamente a de Dígito Mais Significativo Primeiro (MSDF), enfrentam um gargalo específico: latência inicial.

Nas implementações MSDF tradicionais, os cálculos de produto interno são realizados usando uma estrutura cascateada de um multiplicador seguido por uma árvore de somadores. Cada estágio (multiplicador e cada nível da árvore de somadores) introduz um atraso de inicialização ($\delta$) fixo. Em operações cascateadas, esses atrasos se acumulam, aumentando significavelmente a latência total antes que o primeiro dígito de saída seja produzido. Esse overhead compromete o potencial de vazão (throughput) do processamento dígito-serial, particularmente em camadas convolucionais onde os produtos internos são dominantes.

Metodologia

Os autores propõem uma nova arquitetura de hardware que funde a multiplicação e a adição em uma única unidade de Multiplicação-Acumulação Mesclada (MMA) para eliminar a latência cumulativa dos componentes cascateados.

Arquitetura Central

1. Unidade de Multiplicação-Acumulação Mesclada (MMA):

   • Em vez de estágios separados de multiplicador e somador, a unidade MMA realiza a multiplicação e a acumulação bit a bit simultaneamente dentro de um pipeline unificado.
   • Operação: A unidade processa 32 canais de entrada ($T_N = 32$) em paralelo. Ela aceita ativações quantizadas de 8 bits (transmitidas serialmente, MSDF) e pesos de 8 bits em paralelo.
   • Lógica: A cada ciclo de clock, o $b$-ésimo bit dos 32 canais de ativação é aplicado por uma operação AND com os pesos de 8 bits correspondentes. Os produtos parciais resultantes são imediatamente acumulados usando uma árvore de somadores de propagação de carry.
   • Tratamento de Resíduo: Para suportar a computação dígito-serial, um "resíduo" (os bits inferiores da soma parcial) é transportado para o próximo ciclo. A árvore de somadores acomoda $T_N + 1$ entradas (32 produtos parciais + 1 resíduo), exigindo $\lceil \log_2(33) \rceil$ estágios.
   • Sistema Numérico Redundante: O design emprega um sistema numérico redundante de Dígito Assinado (SD) com radix-2 e dígitos $\{1, 0, -1\}$. Isso permite que o algoritmo corrija resultados em ciclos subsequentes caso um dígito de saída precoce seja tentativo, proporcionando a flexibilidade necessária para a aritmética MSDF sem exigir precisão total em cada etapa. Os autores utilizam a Codificação Invertida de Negabit (IEN) para simplificar o tratamento de sinais.

2. Organização em Nível de Sistema:

   • Bloco de Processamento de Kernel (KPB): Um kernel de convolução $3 \times 3$ é implementado usando um grupo de 9 unidades MMA (uma para cada localização espacial). As saídas dessas 9 unidades são somadas via uma árvore de somadores MSDF para produzir uma única soma parcial para um pixel de saída.
   • Paralelismo: O sistema instancia 16 KPBs paralelos, permitindo o cálculo de 16 pixels de saída simultaneamente por grupo de clock.
   • Aplicação Alvo: O design é otimizado para a arquitetura U-Net, visando especificamente camadas convolucionais com kernels $3 \times 3$ e contagens de canais que são múltiplos de 32.

Principais Contribuições

O artigo descreve quatro contribuições primárias:

1. Nova Arquitetura MMA: Uma unidade de multiplicação-acumulação fundida que combina multiplicação dígito-serial e acumulação em um único pipeline, reduzindo a latência por iteração ao eliminar os atrasos separados de multiplicadores e árvores de somadores.
2. Processamento Espacial Paralelo: Uma arquitetura onde as unidades MMA processam múltiplas profundidades espaciais de entrada em paralelo, aumentando significativamente o throughput das operações de convolução.
3. Implementação em FPGA Eficiente em Energia: Um acelerador completo para camadas convolucionais de U-Net implementado em um FPGA, demonstrando aplicabilidade para aplicações de borda com recursos limitados.
4. Avaliação Abrangente: Uma análise comparativa contra implementações bit-paralelas, bit-serial, MSDF convencional, GPU e CPU em termos de latência, throughput, área e eficiência energética.

Resultados

O design proposto foi implementado em um Xilinx Zynq-7020 SoC usando Verilog RTL e avaliado contra um modelo U-Net quantizado para inferência de ponto fixo. O acelerador opera a 100 MHz.

• Throughput: O design alcança 52,95 GOPS. Isso representa uma melhoria de $1,07\times$ sobre designs bit-paralelos convencionais, uma melhoria de $4,36\times$ sobre designs bit-serial e uma melhoria de $2,52\times$ sobre aceleradores baseados em MSDF contemporâneos. Embora a GPU tenha alcançado um throughput absoluto maior (385,99 GOPS), ela o fez com um custo de potência significativamente superior.
• Eficiência Energética: O acelerador entrega 15,14 GOPS/W. Isso é:
  • $2,7\times$ melhor que a GPU (5,51 GOPS/W).
  • $7,8\times$ melhor que a CPU (1,93 GOPS/W).
  • $5,0\times$ melhor que a implementação em FPGA baseada em MSDF (3,01 GOPS/W).
• Consumo de Energia: A energia consumida por lote de operação é de 186,20 mJ, o que é $3,8\times$ menor que a GPU e $10,8\times$ menor que a CPU.
• Eficiência de Área: O design alcança 17,43 GOPS/Slice (escalonado por $10^{-4}$), o que é $1,65\times$ maior que designs bit-paralelos e quase $6,7\times$ maior que aceleradores baseados em MSDF.

Significância e Alegações

O artigo afirma que a abordagem de Multiplicação-Acumulação Mesclada (MMA) aborda efetivamente o gargalo de latência inicial inerente à aritmética MSDF cascateada. Ao fundir as operações, o design alcança uma latência por iteração simplificada que é menor que a latência combinada de unidades convencionais.

Os autores posicionam este trabalho como uma solução para aplicações de borda sensíveis à latência e com recursos limitados, particularmente em imagens médicas (segmentação de tumor cerebral) e visão computacional. Os resultados sugerem que, embora o acelerador opere em uma frequência menor que uma CPU, sua eficiência arquitetônica produz uma melhoria de ordens de magnitude na eficiência energética. Os autores concluem que esta abordagem é altamente adequada para sistemas embarcados onde as restrições de energia são críticas, oferecendo uma alternativa viável às inferências de alto consumo de energia de GPUs/CPUs.

O trabalho futuro, conforme modestamente declarado pelos autores, envolve a adição de mecanismos de terminação antecipada para pular operações desnecessárias e o escalonamento da arquitetura com mais tiles para suportar CNNs mais complexas.