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SPARC: Automated Root-Cause Analysis of Pre-Silicon Power Side-Channel Leakage in the Processor Design Flow

Este artículo presenta SPARC, un marco de trabajo automatizado de pre-silicio que aprovecha el Seguimiento de Flujo de Información a nivel de macrocelda para detectar, evaluar y localizar de manera eficiente las causas raíz específicas de hardware y software de la fuga de canales laterales de potencia en diseños de procesadores, logrando aceleraciones de simulación significativas con respecto a los métodos existentes.

Autores originales: Andrija Nešković, Christian Ewert, Mladen Berekovic, Saleh Mulhem

Publicado 2026-07-28

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CC BY 4.0

Autores originales: Andrija Nešković, Christian Ewert, Mladen Berekovic, Saleh Mulhem

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que tienes una receta súper secreta para un pastel delicioso. La escribes, la guardas bajo llave en una caja fuerte y le pides a un robot que la hornee. Piensas que estás a salvo porque el robot no puede leer tus notas. Pero, ¿qué pasaría si el horno del robot hace un zumbido diferente cuando mezcla el azúcar frente a cuando mezcla la harina? O ¿qué pasaría si el medidor de energía del robot parpadea ligeramente más brillante cuando manipula el ingrediente secreto? Un ladrón astuto que esté cerca podría escuchar esos zumbidos o observar el medidor de energía para descubrir tu receta, incluso sin haber visto nunca las notas. Este es la aterradora realidad de los "ataques de canal lateral de potencia" en el mundo de los chips informáticos. Los ordenadores modernos son como estos robots; procesan datos secretos (como tus contraseñas o claves de cifrado) utilizando electricidad. Cada vez que un diminuto interruptor dentro del chip se activa o se desactiva, utiliza una pizca de energía. Si el patrón de estos cambios de potencia depende de los datos secretos, un atacante hábil puede escuchar el uso de la potencia y robar los secretos.

Para detener esto, los ingenieros necesitan revisar sus diseños de chips antes de que se fabriquen físamente (una etapa llamada "pre-silicio"). Necesitan encontrar exactamente dónde y cuándo el chip está filtrando accidentalmente secretos a través de su uso de energía. El problema es que los chips modernos son increíblemente complejos, con miles de millones de partes diminutas. Intentar revisar cada una de las partes es como intentar encontrar una aguja específica en un pajar mirando cada brizna de paja una por una: toma una eternidad y a menudo es imposible. Las herramientas existentes son demasiado lentas para manejar diseños grandes o no pueden decirte qué instrucción específica en el software o qué cable en el hardware está causando la fuga. Simplemente dicen: "Oye, hay una fuga en algún lugar", pero no te dan el mapa para arreglarlo.

Aquí entra SPARC, una nueva herramienta de detección automatizada introducida por los investigadores Andrija Nešković y su equipo. Piensa en SPARC como un guardia de seguridad súper inteligente y de alta velocidad que no solo mira todo el edificio; sino que usa "gafas tintadas" especiales que solo le permiten ver las partes del chip que están tocando los datos secretos. En lugar de revisar cada cable del procesador, SPARC utiliza una técnica llamada "Seguimiento de Flujo de Información" para etiquetar los datos secretos a medida que se mueven por el chip. Luego, construye una versión "sombra" especial del chip que solo presta atención a los cables que transportan estos secretos etiquetados.

Así es como SPARC resuelve el misterio:

El Etiquetado: Cuando el chip ejecuta un programa secreto (como un algoritmo de cifrado), SPARC etiqueta los datos. Es como poner una pegatina brillante en cada pieza de información secreta.
La Sombra: SPARC crea una versión simplificada y de ejecución rápida del chip que solo rastrea las pegatinas brillantes. Ignora todo lo demás. Esto hace que la simulación sea increíblemente rápida, aproximadamente 8 veces más rápida que los métodos anteriores para diseños similares.
La Escucha: Mientras el chip se ejecuta, SPARC mide la "potencia" de las pegatinas brillantes. Utiliza una prueba estadística (una forma matemática elegante de decir "¿es este patrón diferente por azar o por diseño?") para detectar exactamente en qué momentos del tiempo el chip está filtrando secretos.
La Causa Raíz: Esta es la parte mágica. Una vez que SPARC encuentra una fuga, no se detiene ahí. Rastrea la pegatina brillante hasta el cable exacto en el hardware que está parpadeando y la línea de código exacta en el software que la causó. Le dice a los ingenieros: "Oye, el secreto se está filtrando porque esta instrucción específica del programa está interactando con este registro específico del chip".

Los investigadores probaron SPARC en tres tipos diferentes de procesadores (pequeños para tareas simples y grandes y rápidos para trabajos complejos) y dos tipos diferentes de matemáticas secretas (un código clásico llamado AES y un nuevo código resistente a la computación cuántica, ML-KEM). Encontraron que SPARC podía detectar con éxito fugas conocidas e incluso descubrir nuevas y astutas fugas en los procesadores "fuera de orden" (chips que hacen las cosas en un orden diferente para ser más rápidos) que se escondían incluso cuando el software intentaba ocultar los secretos.

Por ejemplo, en uno de los procesadores, SPARC descubrió que, aunque el software estaba utilizando una técnica de "enmascaramiento" (una forma de desordenar el secreto para que parezca aleatorio), el "búfer de reordenación" interno del chip (una sala de espera para instrucciones) estaba filtrando accidentalmente la forma del secreto a través de su uso de energía. SPARC localizó las señales de hardware exactas y las instrucciones de software específicas responsables.

Los resultados son prometedores: SPARC puede analizar un procesador complejo ejecutando una tarea de cifrado masiva en solo unas pocas horas (o incluso minutos para tareas más simples), mientras que los métodos antiguos podrían tardar días o fallar por completo. Al dar a los ingenieros un mapa claro de qué se está filtrando y por qué, SPARC les ayuda a corregir el diseño antes de que el chip se construya, haciendo que los futuros ordenadores sean mucho más difíciles de hackear. Es como darle al chef una lista de exactamente qué ingredientes están haciendo que el horno zumbe, para que pueda cambiar la receta o el diseño del horno antes de que alguien robe el secreto.

Resumen Técnico: SPARC – Análisis Automatizado de la Causa Raíz de la Fuga de Potencia en el Pre-Silicio

1. Declaración del Problema

La fuga de potencia por canal lateral (PSCL, por sus siglas en inglés) representa una grave amenaza para la confidencialidad del software criptográfico, originada por artefactos arquitectónicos y microarquitectónicos en los diseños de procesadores. Aunque existen contramedidas de hardware y software (p. ej., enmascaramiento), las vulnerabilidades a nivel de CPU pueden comprometer estas protecciones. Existe una brecha crítica en la evaluación pre-silicio: los marcos actuales carecen de la capacidad de proporcionar simultáneamente escalabilidad, sensibilidad al secreto y una atribución conjunta de la causa raíz tanto de hardware como de software.

Los enfoques existentes sufren limitaciones fundamentales:

Análisis a nivel de compuerta: La dependencia de netlists completos a nivel de compuerta resulta en tiempos de ejecución imprácticos (p. ej., superando las 60 horas para diseños con ~100k celdas).
Análisis a nivel de ISA/Software: A menudo ignora grandes porciones de la actividad de conmutación o no logra atribuir la fuga a señales de hardware subyacentes.
Escalabilidad vs. Precisión: Ningún marco existente ofrece un método escalable para identificar cuándo ocurre la fuga, qué señales de hardware contribuyen y qué instrucciones de software las activan dentro de un contexto pre-silicio.

2. Metodología: Marco de Trabajo SPARC

SPARC es un marco automatizado diseñado para evaluar la PSCL y realizar el análisis de la causa raíz directamente desde la simulación. Opera al nivel de macro-celda, sirviendo como una abstracción intermedia entre el RTL de alto nivel y los netlists de bajo nivel a nivel de compuerta. Este nivel representa el diseño como grafos de primitivas funcionales parametrizadas (sumadores, multiplexores, comparadores), preservando la estructura semántica mientras evita la complejidad del HDL y los problemas de escalabilidad de las compuertas.

El marco opera en cuatro fases distintas:

2.1 Instrumentación (IFT de Macro-Celda)

SPARC utiliza una pasada de transformación dedicada (implementada como una pasada de Yosys) para instrumentar diseños RTL con Seguimiento de Flujo de Información (IFT, por sus siglas en inglés) y lógica de estimación de fugas.

Propagación de Taint (Mancha): Rastrea la alcanzabilidad de los datos secretos (p. ej., claves criptográficas) a través del hardware.
Sombras de Fuga (Leakage Shadows): Para cada señal $s$ $s$ , se genera una sombra de fuga $s_{leak}$ $s_{l e ak}$ . Una señal se considera que fuga si es tanto tainted (influenciada por el secreto) como transiciona (cambia de estado).
- Para elementos secuenciales: $s_{leak}[i][t] = (s[i][t] \oplus s[i][t-1]) \land s_{t0}[i][t]$ , donde el XOR detecta transiciones y el AND impone la dependencia de la clave.
- Para nodos combinacionales: Se aplica un modelo conservador ( $s_{leak} = s_{t0}$ ), asumiendo que cualquier cambio en la salida es propagación de fuga.

2.2 Cuantificación

La instrumentación agrega indicadores de fuga por señal en contadores escalares por ciclo de simulación para modelar el consumo de potencia dinámica:

Contador de Peso de Hamming (HW): Cuenta el número de bits con "taint" que mantienen un valor lógico 1 (modelando la potencia dependiente de la carga).
Contador de Distancia de Hamming (HD): Cuenta el número de bits con "taint" que transicionaron desde el ciclo anterior (modelando la potencia basada en la transición).
Estos contadores proporcionan un proxy preciso por ciclo del consumo de potencia dinámica dependiente de la clave, configurable para dirigirse a módulos específicos o a todo el diseño.

2.3 Evaluación de Fugas (TVLA)

Para detectar fugas, SPARC emplea la Evaluación de Fuga mediante Vectores de Prueba (TVLA) utilizando la prueba $t$ de Welch.

Generación de Trazas: Se generan pares de trazas de simulación emparejadas donde el texto plano y la aleatoriedad de enmascaramiento son idénticos, pero la clave secreta difiere ( $K_0$ vs. $K_1$ ).
Prueba de Hipótesis: Para cada ciclo de simulación, se comparan los valores de los contadores HW/HD de los grupos de trazas.
Criterio de Decisión: Un ciclo se clasifica como con fuga si $|t| > 4.5$ . Esto identifica intervalos de tiempo específicos donde la actividad de conmutación agregada filtrada por "taint" es estadísticamente dependiente de la clave.

2.4 Atribución de la Causa Raíz

Una vez identificados los intervalos de fuga, SPARC realiza una atribución de dos fases:

Atribución a Nivel de Señal: Dentro de una ventana de fuga, se comparan las señales de sombra de fuga individuales entre los grupos de claves. Las señales se clasifican por la diferencia acumulada de peso de Hamming dependiente de la clave ( $\Delta_s$ ) para identificar los portadores de hardware dominantes de la fuga.
Atribución a Nivel de Instrucción: Los valores del contador de programa (PC) registrados durante la simulación se mapean a funciones de nivel fuente y líneas de código. Esto vincula las señales de hardware específicas con las instrucciones de software que se ejecutan (p. ej., operaciones específicas de carga/almacenamiento o de ramificación).

3. Contribuciones Clave

IFT a Nivel de Macro-Celda: El despliegue de IFT al nivel de macro-celda permite la identificación escalable de las fuentes de fuga tanto en señales de hardware como en instrucciones de software, cerrando la breza entre el análisis de RTL y el de nivel de compuerta.
Análisis de Causa Raíz Dual Automatizado: El marco proporciona de forma única un flujo de trabajo que detecta ciclos con fugas, localiza señales de hardware específicas y las mapea de vuelta a las instrucciones de software en ejecución.
Entorno de Simulación Escalable: Una pasada de transformación dedicada integrada en Verilator permite la ejecución de software criptográfico y la recolección de trazas de fuga dependientes del secreto con una reducción significativa en el tiempo de ejecución en comparación con los enfoques de nivel de compuerta.
Modelado Cuantitativo de Fugas: La extensión de IFT para modelar la fuga basada tanto en el valor (HW) como en la transición (HD) proporciona un flujo de evaluación pre-silicio rápido y escalable.

4. Resultados Experimentales

El marco fue validado en tres procesadores RISC-V de código abierto con diferentes complejidades microarquitectónicas:

Ibex: In-order de 2 etapas, 32 bits (RV32IMC).
Proteus: Superscalar fuera de orden (out-of-order) configurable, 32 bits (RV32IM).
Rocket: In-order de 5 etapas, 64 bits (RV64G).

Cargas de Trabajo:

AES-128 (No enmascarado y con enmascaramiento Booleano de primer orden).
ML-KEM (CRYSTALS-Kyber-512, No enmascarado).

Hallazgos:

Detección de Fugas: SPARC detectó con éxito la fuga dependiente de la clave en todas las combinaciones de procesador-algoritmo, localizando la fuga en ciclos de simulación específicos.
Fuga Microarquitectónica: En la implementación de AES-128 enmascarado en el procesador Proteus, SPARC identificó artefactos de fuga microarquitectónica (específicamente en el búfer de reordenación, el predictor de destino de saltos y el bus AXI) que violaron los supuestos de enmascaramiento, exponiendo información dependiente de la clave a pesar de la protección de software de primer orden.
Precisión de la Causa Raíz: El marco logró mapear con éxito los picos de fuga a señales de hardware específicas (p. ej., Scheduler_rob_ssbPredictorEntries) e instrucciones de software (p. ej., add_round_key, memcpy).
Rendimiento: SPARC logró una aceleración de 8x en la velocidad de simulación por traza sobre enfoques anteriores (p. ej., Telescope) en diseños comparables.
- El tiempo total de evaluación para AES (enmascarado y no enmascarado) en el complejo núcleo Proteus fue < 25 minutos.
- El tiempo total de evaluación para Kyber-512 en Proteus fue de ~10 horas.
- La sobrecarga de instrumentación fue razonable (< 9 minutos para procesadores complejos), y el tamaño del diseño aumentó solo un ~11-12%.

5. Significancia y Reivindicaciones

El artículo afirma que SPARC proporciona un marco práctico para mitigar la PSCL temprano en el flujo de diseño. Al permitir un análisis de causa raíz preciso y escalable en la etapa pre-silicio, permite a los diseñadores de hardware revisar el RTL (p. ej., implementando rutas dedicadas de carga de claves o limpiando estados que contienen secretos) y a los desarrolladores de software reestructurar las operaciones criptográficas de inmediato.

Los autores enfatizan que SPARC aborda las "tres preguntas fundamentales" del análisis de causa raíz:

RQ1: ¿En qué ciclos de simulación el diseño tiene fugas?
RQ2: ¿Qué señales contribuyen a la fuga?
RQ3: ¿Qué instrucciones de software causan la fuga?

El trabajo posiciona a la herramienta como un instrumento para iteraciones rápidas de evaluar–modificar–reevaluar durante la fase de diseño, distinto de las herramientas de verificación formal que ofrecen garantías para diseños finalizados pero con altos costos computacionales. El marco está destinado a fortalecer la seguridad de los futuros procesadores mediante la identificación y remediación de fuentes de fuga antes de la fabricación del silicio.