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SPARC: Automated Root-Cause Analysis of Pre-Silicon Power Side-Channel Leakage in the Processor Design Flow

Este artigo apresenta o SPARC, um framework automatizado pré-silício que aproveita o Rastreamento de Fluxo de Informação em nível de macro-célula para detectar, avaliar e identificar de forma eficiente as causas raiz específicas de hardware e software de vazamento de canal lateral de potência em projetos de processadores, alcançando acelerações de simulação significativas em relação aos métodos existentes.

Autores originais: Andrija Nešković, Christian Ewert, Mladen Berekovic, Saleh Mulhem

Publicado 2026-07-28

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CC BY 4.0

Autores originais: Andrija Nešković, Christian Ewert, Mladen Berekovic, Saleh Mulhem

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você tem uma receita super secreta para um bolo delicioso. Você a escreve, tranca em um cofre e diz a um robô para assá-lo. Você pensa que está seguro porque o robô não consegue ler suas notas. Mas e se o forno do robô fizer um zumbido diferente quando estiver misturando açúcar versus quando estiver misturando farinha? Ou se o medidor de energia do robô piscar levemente mais forte quando ele manipular o ingrediente secreto? Um ladrão astuto parado por perto poderia ouvir esses zumbidos ou observar o medidor de energia para descobrir sua receita, mesmo sem nunca ter visto as notas. Isso é a realidade assustadora dos "ataques de canal lateral de potência" no mundo dos chips de computador. Os computadores modernos são como esses robôs; eles processam dados secretos (como suas senhas ou chaves de criptografia) usando eletricidade. Cada vez que uma pequena chave dentro do chip liga ou desliga, ela usa um pouco de energia. Se o padrão dessas alternâncias de energia depender dos dados secretos, um invasor inteligente pode ouvir o uso de energia e roubar os segredos.

Para impedir isso, os engenheiros precisam verificar seus designs de chips antes de serem fisicamente construídos (uma etapa chamada "pré-silício"). Eles precisam encontrar exatamente onde e quando o chip está acidentalmente sussurrando segredos através de seu uso de energia. O problema é que os chips modernos são incrivelmente complexos, com bilhões de partes minúsculas. Tentar verificar cada parte individual é como tentar encontrar uma agulha específica em um palheiro olhando para cada pedaço de feno um por um — leva uma eternidade e é frequentemente impossível. As ferramentas existentes são ou muito lentas para lidar com designs grandes ou não conseguem dizer a você qual instrução específica do software ou qual fio específico do hardware está causando o vazamento. Elas apenas dizem: "Ei, há um vazamento em algum lugar", mas não lhe dão o mapa para consertar.

Apresentamos o SPARC, uma nova ferramenta de detetive automatizada introduzida pelos pesquisadores Andrija Nešković e sua equipe. Pense no SPARC como um segurança super inteligente e de alta velocidade que não apenas olha para o prédio inteiro; ele usa "óculos escuros especiais" que só permitem que ele veja as partes do chip que estão tocando os dados secretos. Em vez de verificar cada fio do processador, o SPARC usa uma técnica chamada "Rastreamento de Fluxo de Informação" para marcar os dados secretos conforme eles se movem pelo chip. Ele então constrói uma versão "sombra" especial do chip que só presta atenção aos fios que carregam esses segredos marcados.

Aqui está como o SPARC resolve o mistério:

A Marcação: Quando o chip executa um programa secreto (como um algoritmo de criptografia), o SPARC marca os dados. É como colocar um adesivo brilhante em cada pedaço de informação secreta.
A Sombra: O SPARC cria uma versão simplificada e de execução rápida do chip que apenas rastreia os adesivos brilhantes. Ele ignora todo o resto. Isso torna a simulação incrivelmente rápida — cerca de 8 vezes mais rápida que os métodos anteriores para designs semelhantes.
A Escuta: Enquanto o chip executa, o SPARC mede a "potência" dos adesivos brilhantes. Ele usa um teste estatístico (uma forma matemática sofisticada de dizer "este padrão é diferente por acaso ou por design?") para detectar exatamente quais momentos no tempo o chip está vazando segredos.
A Causa Raiz: Esta é a parte mágica. Assim que o SPARC encontra um vazamento, ele não para por aí. Ele rastreia o adesivo brilhante de volta até o fio exato no hardware que está piscando e a linha de código exata no software que o causou. Ele diz aos engenheiros: "Ei, o segredo está vazando porque esta instrução específica do programa está interagindo com este registro específico do chip."

Os pesquisadores testaram o SPARC em três tipos diferentes de processadores de computador (pequenos para tarefas simples, e grandes e rápidos para trabalhos complexos) e dois tipos diferentes de matemática secreta (um código clássico chamado AES e um novo código resistente ao quântico chamado ML-KEM). Eles descobriram que o SPARC conseguiu identificar com sucesso vazamentos conhecidos e até descobrir novos e sorrateiros vazamentos nos processadores "out-of-order" (chips que fazem as coisas em uma ordem diferente para serem mais rápidos) que estavam escondidos mesmo quando o software tentava ocultar os segredos.

Por exemplo, em um dos processadores, o SPARC descobriu que, embora o software estivesse usando uma técnica de "mascaramento" (uma forma de embaralhar o segredo para que pareça aleatório), o "buffer de reordenação" interno do chip (uma sala de espera para instruções) estava acidentalmente vazando a forma do segredo através de seu uso de energia. O SPARC localizou os sinais de hardware exatos e as instruções de software específicas responsáveis.

Os resultados são promissores: o SPARC pode analisar um processador complexo executando uma tarefa de criptografia massiva em apenas algumas horas (ou até minutos para tarefas mais simples), enquanto métodos antigos poderiam levar dias ou falhar inteiramente. Ao fornecer aos engenheiros um mapa claro do que está vazando e do porquê, o SPARC ajuda a corrigir o design antes que o chip seja construído, tornando os futuros computadores muito mais difíceis de hackear. É como dar ao chef uma lista de exatamente quais ingredientes estão fazendo o forno zumbar, para que ele possa mudar a receita ou o design do forno antes que alguém roube o segredo.

Resumo Técnico: SPARC – Análise Automatizada de Causa Raiz de Vazamento de Canal Lateral de Potência Pré-Silício

1. Definição do Problema

O Vazamento de Canal Lateral de Potência (PSCL - Power Side-Channel Leakage) representa uma ameaça severa à confidencialidade de softwares criptográficos, originando-se de artefatos arquiteturais e microarquiteturais em designs de processadores. Embora existam contramedidas de hardware e software (ex: mascaramento), vulnerabilidades no nível da CPU podem comprometer essas proteções. Existe uma lacuna crítica na avaliação pré-silício: os frameworks atuais carecem da capacidade de fornecer simultaneamente escalabilidade, sensibilidade ao segredo e atribuição de causa raiz conjunta entre hardware e software.

As abordagens existentes sofrem de limitações fundamentais:

Análise de nível de porta (gate-level): Dependência de netlists completas de nível de porta, o que resulta em tempos de execução impraticáveis (ex: excedendo 60 horas para designs com ~100k células).
Análise de nível de Software/ISA: Frequentemente ignora grandes porções de atividade de comutação ou falha em atribuir o vazamento a sinais de hardware subjacentes.
Escalabilidade vs. Precisão: Nenhum framework existente oferece um método escalável para identificar quando o vazamento ocorre, quais sinais de hardware contribuem e quais instruções de software os disparam dentro de um contexto pré-silício.

2. Metodologia: Framework SPARC

O SPARC é um framework automatizado projetado para avaliar PSCL e realizar análise de causa raiz diretamente a partir da simulação. Ele opera no nível de macro-célula, servindo como uma abstração intermediária entre o RTL de alto nível e as netlists de baixo nível de nível de porta. Este nível representa o design como grafos de primitivas funcionais parametrizadas (somadores, multiplexadores, comparadores), preservando a estrutura semântica enquanto evita a complexidade de HDL e os problemas de escalabilidade de nível de porta.

O framework opera em quatro fases distintas:

2.1 Instrumentação (IFT de Macro-Célula)

O SPARC utiliza uma passagem de transformação dedicada (implementada como uma passagem Yosys) para instrumentar designs RTL com Rastreamento de Fluxo de Informação (IFT - Information Flow Tracking) e lógica de estimativa de vazamento.

Propagação de Taint (Mancha): Ele rastreia o alcance de dados secretos (ex: chaves criptográficas) através do hardware.
Sombras de Vazamento (Leakage Shadows): Para cada sinal $s$ $s$ , uma sombra de vazamento $s_{leak}$ $s_{l e ak}$ é gerada. Um sinal é considerado vazando se ele for tanto manchado (influenciado pelo segredo) quanto transiciona (muda de estado).
- Para elementos sequenciais: $s_{leak}[i][t] = (s[i][t] \oplus s[i][t-1]) \land s_{t0}[i][t]$ , onde o XOR detecta transições e o AND impõe a dependência da chave.
- Para nós combinacionais: Um modelo conservador ( $s_{leak} = s_{t0}$ ) é aplicado, assumindo que qualquer mudança de saída é propagação de vazamento.

2.2 Quantificação

A instrumentação agrega indicadores de vazamento por sinal em contadores escalares por ciclo de simulação para modelar o consumo de potência dinâmica:

Contador de Peso de Hamming (HW - Hamming Weight): Conta o número de bits manchados que mantêm um valor lógico 1 (modelando potência dependente de carga).
Contador de Distância de Hamming (HD - Hamming Distance): Conta o número de bits manchados que transicionaram desde o ciclo anterior (modelando potência baseada em transição).
Estes contadores fornecem um proxy ciclo-a-ciclo para a potência dinâmica dependente da chave, configurável para visar módulos específicos ou todo o design.

2.3 Avaliação de Vazamento (TVLA)

Para detectar vazamento, o SPARC emprega Avaliação de Vazamento de Vetor de Teste (TVLA - Test Vector Leakage Assessment) usando o teste $t$ de Welch.

Geração de Traços: Pares correspondentes de traços de simulação são gerados onde o texto puro (plaintext) e o aleatorismo de mascaramento são idênticos, mas a chave secreta difere ( $K_0$ vs. $K_1$ ).
Teste de Hipótese: Para cada ciclo de simulação, os valores dos contadores HW/HD entre os grupos de traços são comparados.
Critério de Decisão: Um ciclo é classificado como vazando se $|t| > 4.5$ . Isso identifica intervalos de tempo específicos onde a atividade de comutação agregada filtrada por taint é estatisticamente dependente da chave.

2.4 Atribuição de Causa Raiz

Uma vez identificados os intervalos de vazamento, o SPARC realiza uma atribuição de duas fases:

Atribuição de Nível de Sinal: Dentro de uma janela de vazamento, fios individuais de sombra de vazamento são comparados entre os grupos de chaves. Os sinais são classificados pelo peso de Hamming cumulativo dependente da chave ( $\Delta_s$ ) para identificar os principais portadores de hardware do vazamento.
Atribuição de Nível de Instrução: Os valores do contador de programa (PC) registrados durante a simulação são mapeados para funções e linhas de código de origem. Isso vincula os sinais de hardware específicos às instruções de software em execução (ex: operações específicas de load/store ou desvio/branching).

3. Principais Contribuições

IFT de Nível de Macro-Célula: O uso de IFT no nível de macro-célula permite a identificação escalável de fontes de vazamento tanto em sinais de hardware quanto em instruções de software, unindo a lacuna entre a análise de RTL e a de nível de porta.
Análise de Causa Raiz Dupla Automatizada: O framework fornece unicamente um pipeline que detecta ciclos de vazamento, aponta sinais de hardware específicos e os mapeia de volta para instruções de software em execução.
Ambiente de Simulação Escalável: Uma passagem de transformação dedicada integrada ao Verilator permite a execução de software criptográfico e a coleta de traços de vazamento dependentes de segredo com tempo de execução significativamente reduzido em comparação com abordagens de nível de porta.
Modelagem Quantitativa de Vazamento: A extensão do IFT para modelar tanto o vazamento baseado em valor (HW) quanto o baseado em transição (HD) fornece um fluxo de avaliação pré-silício rápido e escalável.

4. Resultados Experimentais

O framework foi validado em três processadores RISC-V de código aberto com complexidades microarquiteturais variadas:

Ibex: In-order de 2 estágios, 32 bits (RV32IMC).
Proteus: Superscalar out-of-order configurável, 32 bits (RV32IM).
Rocket: In-order de 5 estágios, 64 bits (RV64G).

Cargas de Trabalho:

AES-128 (Não mascarado e com Mascaramento Booleano de primeira ordem).
ML-KEM (CRYSTALS-Kyber-512, Não mascarado).

Descobertas:

Detecção de Vazamento: O SPARC detectou com sucesso o vazamento dependente da chave em todas as combinações processador-algoritmo, localizando o vazamento em ciclos de simulação específicos.
Vazamento Microarquitetural: Na implementação de AES-128 mascarado no processador Proteus, o SPARC identificou artefatos de vazamento microarquiteturais (especificamente no reorder buffer, no preditor de alvo de desvio e no barramento AXI) que violaram as suposições de mascaramento, expondo informações dependentes da chave apesar da proteção de software de primeira ordem.
Precisão da Causa Raiz: O framework mapeou com sucesso os picos de vazamento para sinais de hardware específicos (ex: Scheduler_rob_ssbPredictorEntries) e instruções de software (ex: add_round_key, memcpy).
Desempenho: O SPARC alcançou uma aceleração de simulação de 8x por traço sobre abordagens anteriores (ex: Telescope) em designs comparáveis.
- Tempo total de avaliação para AES (mascarado e não mascarado) no núcleo complexo Proteus foi de < 25 minutos.
- Tempo total de avaliação para Kyber-512 no Proteus foi de ~10 horas.
- O overhead de instrumentação foi razoável (< 9 minutos para processadores complexos), e o tamanho do design aumentou apenas cerca de 11-12%.

5. Significância e Alegações

O artigo afirma que o SPARC fornece um framework prático para mitigar o PSCL precocemente no fluxo de design. Ao permitir uma análise de causa raiz precisa e escalável no estágio pré-silício, ele permite que designers de hardware revisem o RTL (ex: implementando caminhos dedicados de carregamento de chave ou limpando estados que retêm segredos) e desenvolvedores de software reestruturem operações criptográficas imediatamente.

Os autores enfatizam que o SPARC aborda as "três perguntas fundamentais" da análise de causa raiz:

RQ1: Em quais ciclos de simulação o design vaza?
RQ2: Quais sinais contribuem para o vazamento?
RQ3: Quais instruções de software causam o vazamento?

O trabalho posiciona o SPARC como uma ferramenta para iterações rápidas de avaliar–modificar–reavaliar durante a fase de design, distinta de ferramentas de verificação formal que oferecem garantias para designs finalizados, mas com altos custos computacionais. O framework destina-se a fortalecer a segurança de futuros processadores ao identificar e remediar fontes de vazamento antes da fabricação do silício.