Error-Corrected Memory and Logic on a Heavy-Hex Superconducting-Qubit Processor
Este artículo demuestra que se puede lograr una memoria y lógica cuántica tolerante a fallos de alto rendimiento en un procesador superconductor heterogéneo de 156 cúbits mediante el empleo de estrategias informadas por el ruido, que incluyen el rediseño dinámico de códigos, la exclusión de componentes y técnicas de decodificación avanzadas, lo cual reduce significativamente las tasas de error lógico y aumenta las fidelidades de Bell a más del 97%.
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La búsqueda de la construcción de un ordenador cuántico útil se describe a menudo como una carrera contra el ruido. En el mundo cuántico, la información se mantiene en estados frágiles que pueden ser fácilmente desordenados por la más mínima perturbación del entorno. Para proteger esta información, los científicos utilizan una técnica llamada corrección de errores, que distribuye una única pieza de datos a través de muchos componentes físicos. Si un componente falla, los demás pueden revelar el error y corregirlo sin destruir los datos. Este enfoque es esencial para escalar las máquinas cuánticas, pero requiere un número masivo de componentes trabajando en perfecta armonía. El desafío es que las máquinas del mundo real nunca son perfectas; los diminutos circuitos superconductores utilizados para almacenar información cuántica suelen tener ligeras variaciones en su rendimiento, y algunos componentes están simplemente rotos o son mucho más ruidosos que otros. Si un ordenador no puede tolerar estos defectos, el proceso de fabricación sería tan improductivo que construir una máquina grande sería imposible.
Un equipo de investigadores ha demostrado una forma de hacer que un procesador cuántico grande funcione eficazmente incluso cuando contiene partes defectuosas. Utilizando un chip superconductor de 156 cúbits conocido como IBM Boston, realizaron un experimento complejo de corrección de errores en todo el dispositivo. En lugar de intentar forzar a las partes rotas a funcionar, desarrollaron una estrategia para simplemente ignorarlas. Al mapear qué componentes funcionaban mal y rediseñar el programa de medición para rodearlos, el equipo pudo mantener un alto rendimiento. Descubrieron que, al excluir las partes con peor desempeño y utilizar un programa informático inteligente para interpretar los resultados, podían reducir significeltemente la tasa de errores. En pruebas diseñadas para almacenar información, este enfoque mejoró la fiabilidad de la memoria hasta en un 35 por ciento. En pruebas diseñadas para realizar operaciones lógicas, la mejora fue aún más dramática, alcanzando un 56 por ciento. Los investigadores también demostraron que, al filtrar los experimentos donde los datos probablemente estaban corrompidos por un tipo específico de fallo llamado fuga (leakage), podían lograr una fidelidad extremadamente alta al crear estados entrelazados, con tasas de éxito que superaban el 97 por ciento en ejecuciones de post-selección.
El experimento se llevó a cabo en un chip con una disposición única llamada red de hexágonos pesados (heavy-hexagonal lattice), que conecta los cúbits en un patrón específico que es más fácil de fabricar pero más difícil de usar para la corrección de errores que una simple cuadrícula. Los investigadores utilizaron un código dinámico, un método que cambia la forma en que comprueba los errores a lo largo del tiempo, permitiéndole adaptarse a las irregularidades del chip. Identificaron dos áreas específicas en el chip donde los componentes tenían un rendimiento consistentemente inferior, con tasas de error mucho más altas que el resto del dispositivo. En lugar de descartar el chip completo, rediseñaron el protocolo de corrección de errores para evitar estas áreas por completo. Esto implicó la creación de comprobaciones nuevas, ligeramente más grandes, que saltaban sobre los componentes defectuosos, tejiendo efectivamente la corrección de errores alrededor de los huecos en el tejido de la máquina.
Para dar sentido a los datos que llegaban del chip, el equipo empleó una estrategia de decodificación sofisticada. Utilizaron un método llamado ACES para medir los patrones de ruido específicos del circuito el día del experimento, creando un mapa detallado de dónde era probable que ocurrieran errores. Este mapa se introdujo en un decodificador, un algoritmo de ordenador clásico que actúa como un traductor, interpretando las señales puras del chip cuántico para determinar si había ocurrido un error y cómo solucionarlo. Los investigadores descubrieron que utilizar esta información de ruido detallada y en tiempo real era mucho más efectivo que depender de tasas de error genéricas o promedio. Sin embargo, también descubrieron que, incluso con el mejor mapa de ruido, la presencia de componentes defectuosos establecía un límite duro al rendimiento. El decodificador no podía compensar totalmente las partes defectuosas; la única forma de superarlas era excluirlas físicamente de la computación.
El equipo probó su enfoque de tres maneras diferentes. Primero, realizaron experimentos de memoria, donde almacenaron un estado cuántico y comprobaron qué tan bien sobrevivía con el tiempo. Descubrieron que, al excluir los componentes defectuosos y utilizar su decodificador informado por el ruido, la tasa de error lógico disminuía significativamente. En los mejores casos, la probabilidad de error por ronda de medición se redujo a entre el 2,56 y el 4,11 por ciento. Esta fue una mejora sustancial en comparación con el uso de los componentes defectuosos o el uso de modelos de ruido menos precisos. Segundo, probaron la estabilidad del sistema ejecutando la corrección de errores durante muchas rondas para ver si el sistema podía suprimir los errores con el tiempo. Sin excluir los defectos, la tasa de error dejaba de mejorar después de unas 12 rondas, alcanzando una meseta. Con los componentes defectuosos excluidos, la tasa de error continuó descendiendo hasta las 30 rondas, demostrando que el sistema realmente podía suprimir los errores cuando se eliminaban las partes malas.
Finalmente, los investigadores probaron la capacidad de la máquina para realizar operaciones lógicas, específicamente un proceso llamado cirugía de red (lattice surgery), que permite que dos cúbits lógicos separados se fusionen e interactúen. Este es un paso crítico para realizar cálculos complejos. Descubrieron que, al filtrar las ejecuciones donde el estado inicial probablemente se había "fugado" fuera del espacio computacional seguro, podían lograr resultados de muy alta calidad. Cuando combinaron esta pre-selección con una técnica de post-selección que conservaba solo los resultados más confiables, pudieron generar estados entrelazados con una fidelidad superior al 97 por ciento. Esto significa que los estados cuánticos resultantes estaban extremadamente cerca de los estados teóricos ideales, un nivel de calidad que es necesario para los futuros ordenadores cuánticos a gran escala.
El estudio destaca una lección crucial para el futuro de la computación cuántica: la perfección en la fabricación no es estrictamente necesaria para lograr un alto rendimiento. Aunque los componentes en un chip siempre variarán, y algunos serán inevitablemente defectuosos, el sistema puede diseñarse para trabajar alrededor de estos fallos. Los investigadores demostraron que, al combinar la exclusión activa de defectos con una decodificación inteligente y un filtrado cuidadoso, un procesador cuántico puede mantener una alta fidelidad incluso trabajando con hardware imperfecto. Este enfoque sugiere que, a medida que los chips cuánticos crezcan en tamaño y complejidad, la capacidad de tolerar y trabajar alrededor de los defectos será tan importante como la calidad bruta de los componentes individuales. El trabajo proporciona un camino práctico para construir ordenadores cuánticos útiles con el hardware de la generación actual, demostrando que un alto rendimiento es posible incluso cuando la máquina no es perfecta.
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