Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Ce document détaille l'identification d'un défaut de temporisation dans le circuit intégré ASIC ABCStar qui menaçait les rendements de production, ainsi que la mitigation réussie de ce problème par une combinaison de l'augmentation de la tension de fonctionnement du cœur et de l'ajustement du cycle de service de l'horloge, évitant ainsi des modifications de procédé coûteuses ou des redessins et permettant la poursuite de la production des modules de détecteur ITK d'ATLAS.

L'essentiel

L'histoire de la puce « Star » qui bégayait

Imaginez l'expérience ATLAS au CERN comme un appareil photo massif et ultra-rapide tentant de prendre des photos de particules entrant en collision à une vitesse proche de celle de la lumière. Pour ce faire, il a besoin de millions de capteurs minuscules et ultra-intelligents appelés puces ABCStar. Ces puces sont les « yeux » de l'appareil photo, lisant les données des bandes de silicium et les envoyant à un ordinateur central.

Avant que l'appareil photo ne puisse être construit, les ingénieurs ont dû fabriquer ces puces. Ils s'attendaient à ce qu'environ 90 % des puces fonctionnent parfaitement. Cependant, lors des tests, ils ont découvert un problème terrifiant : sur certains lots de puces, seul 2 % fonctionnait. Le reste échouait.

Le mystère : un fantôme « éprouvé sur silicium »

Les ingénieurs étaient perplexes. Les puces défaillantes n'étaient pas cassées de manière étrange ; elles réussissaient presque tous les tests. Elles pouvaient lire des signaux analogiques, gérer l'alimentation électrique et effectuer des calculs complexes. La seule chose qu'elles échouaient à faire était un test numérique spécifique vérifiant si elles pouvaient mémoriser et rappeler correctement les données.

Les données étaient stockées dans des blocs SRAM (pensez-y comme aux carnets de mémoire à court terme de la puce). Ces blocs de mémoire spécifiques avaient déjà été utilisés dans de nombreuses autres puces réussies. Dans l'industrie, on appelle cela être « éprouvé sur silicium ». C'est comme utiliser un modèle de pneu qui a été monté sur des millions de voitures sans jamais avoir connu d'éclatement. Tout le monde supposait que ces pneus étaient parfaits.

Les ingénieurs soupçonnaient que la mémoire elle-même était défectueuse, mais ils avaient tort. La mémoire était intacte. Le problème venait du contrôleur de circulation (la « logique d'interconnexion ») qui indiquait à la mémoire quand écrire et quand lire.

La cause racine : un décalage de synchronisation

Voici l'analogie : imaginez une course de relais où un coureur (les données) doit remettre un témoin à un coéquipier (la mémoire) exactement au moment où un sifflet retentit.

• Le Plan : Le sifflet retentit, le coureur sprinte, et le coéquipier attrape le témoin.
• La Réalité : Dans certaines de ces puces, le coureur était légèrement plus lent que ce que les ingénieurs pensaient. Parce que les modèles de mémoire « éprouvés sur silicium » étaient basés sur des outils plus anciens, ils ne prenaient pas en compte le fait que le coureur pourrait être un peu traînard dans ce lot spécifique de fabrication.
• Le Résultat : Le coéquipier a essayé d'attraper le témoin trop tôt. Le coureur n'était pas encore là. Le témoin a été laissé tomber. En termes de puce, c'est un changement de bit ou une erreur de synchronisation. Les données étaient corrompues.

Cela s'est produit principalement sur les bords des plaquettes de silicium (comme les bords d'une pizza), où le processus de fabrication est légèrement moins uniforme, rendant les « coureurs » encore plus lents.

L'enquête : trouver la solution

L'équipe devait trouver un moyen de résoudre ce problème sans jeter des millions de dollars de puces ou redessiner tout le système depuis zéro (ce qui prendrait des années). Ils ont testé deux idées principales :

1. Le « Boost de vitesse » (Augmentation de la tension)

Si le coureur est lent, donnez-lui un shot de caféine.

• La Solution : Ils ont augmenté la tension électrique fournie au cerveau numérique de la puce, passant de 1,20 Volts à 1,25 Volts.
• L'Effet : Une tension plus élevée fait bouger les transistors (les coureurs) plus vite. Soudain, le coureur était assez rapide pour attraper le témoin à temps.
• Le Résultat : Les puces qui échouaient auparavant (2 % de rendement) fonctionnaient soudainement dans 80 % des cas.

2. La « Pause plus longue » (Cycle de service de l'horloge)

Si le coureur est encore un peu lent, dites au coéquipier d'attendre un peu plus longtemps avant d'essayer d'attraper le témoin.

• La Solution : La puce fonctionne avec un signal d'horloge qui fait des allers-retours. Les ingénieurs ont réalisé que la partie « haute » du tic (lorsque la logique est active) était trop courte. Ils ont physiquement échangé deux fils sur la carte de circuit imprimé afin que la partie « haute » dure plus longtemps.
• L'Effet : Cela a donné plus de temps à la logique pour se stabiliser et se préparer avant que la mémoire n'essaie de saisir les données.
• Le Résultat : Cela a ajouté une couche de sécurité supplémentaire, garantissant que les puces ne tomberaient pas en panne même si elles vieillissaient un peu ou devenaient plus froides.

Le scénario « Et si » : Changer l'usine

L'équipe a également discuté avec l'usine (la fonderie) de la possibilité de modifier le processus de fabrication pour rendre les transistors naturellement plus rapides.

• Le Problème : Ils avaient déjà fabriqué 300 plaquettes avec le processus « lent ». On ne peut pas décuire un gâteau. S'ils changeaient le processus maintenant, ils devraient mettre au rebut toutes les plaquettes existantes et recommencer, ce qui coûterait une fortune et retarderait le projet.
• La Décision : Ils ont testé des transistors « rapides » sur de nouvelles plaquettes expérimentales. Bien qu'ils aient fonctionné, ils ont causé d'autres effets secondaires (comme modifier la sensibilité des capteurs analogiques).
• Le Verdict : Puisque le « Boost de vitesse » (tension) et la « Pause plus longue » (échange de fils) fonctionnaient parfaitement sur les puces existantes, ils ont décidé de ne pas changer le processus de l'usine. Il était moins cher, plus rapide et plus sûr de simplement ajuster la façon dont les puces étaient utilisées.

Le résultat final

L'équipe a prouvé qu'en augmentant simplement légèrement la tension et en échangeant deux fils, ils pouvaient sauver le projet.

• Rendement : Ils sont passés d'un désastre (2 % de fonctionnement) à un succès (plus de 80 % de fonctionnement).
• Puissance : La tension supplémentaire consommait un tout petit peu plus d'énergie (environ 3 % de plus), ce que le système de refroidissement du détecteur pouvait facilement gérer.
• Radiation : Ils ont testé les puces sous un rayonnement intense (comme celles qu'elles affronteraient dans le collisionneur de particules) et ont constaté que la solution fonctionnait toujours.

La grande leçon

Le document se termine par une leçon cruciale pour tous les ingénieurs : Ne supposez pas que « éprouvé » signifie parfait.

Le fait qu'un composant (comme le bloc de mémoire) ait fonctionné dans le passé ne signifie pas qu'il fonctionnera parfaitement dans chaque nouvelle conception, surtout lorsqu'il est combiné à de nouvelles variations de fabrication. L'équipe a appris que même les blocs « éprouvés sur silicium » doivent être re-vérifiés avec les outils et les conditions spécifiques du nouveau projet. S'ils avaient fait cela plus tôt, ils auraient peut-être détecté le problème plus rapidement.

Grâce à ce travail d'enquête, le détecteur ITk d'ATLAS est maintenant assemblé avec ces puces, et il est prévu qu'elles fonctionnent de manière fiable pendant toute la durée de vie de l'expérience.

Résumé technique

Résumé technique : Identification et atténuation d'un problème de temporisation des blocs mémoire dans l'ABCStar de l'ITk

Identification du problème
Lors des tests pré-production de l'ASIC ABCStar, une puce de lecture front-end mixte pour la mise à niveau du Traceur Interne (ITk) d'ATLAS au Grand Collisionneur de Hadrons à Haute Luminosité (HL-LHC), un problème critique de rendement a été découvert. Bien que la conception de l'ASIC ait utilisé des blocs de mémoire statique à accès aléatoire (SRAM) « éprouvés en silicium » avec une longue histoire de fonctionnement fiable, des lots de fabrication spécifiques ont présenté des rendements de plaquettes chutant d'un attendu >90 % à aussi bas que 2 %. Les défaillances étaient concentrées dans les vecteurs de test numériques (spécifiquement les tests A02, P03 et P99) et se manifestaient par des basculements de bits intermittents dans les données de sortie. Crucialement, le format des paquets de sortie restait correct, indiquant que l'erreur provenait de la charge utile de données stockée dans les mémoires tampon SRAM (tampons L0 et tampons d'événements) plutôt que du circuit de sortie. Les défaillances étaient hautement sensibles aux conditions de fonctionnement, se produisant particulièrement plus fréquemment à la tension de cœur nominale de 1,20 V et sur des puces situées vers la périphérie de la plaquette, suggérant un problème de marge de temporisation dépendant des variations de procédé.

Méthodologie et détermination de la cause racine
Une équipe ad hoc multidisciplinaire a employé une analyse de « shmoo plot » pour cartographier les résultats des tests à travers des paramètres opérationnels multidimensionnels, en faisant varier spécifiquement la tension du cœur numérique et le cycle de service de l'horloge.

• Sensibilité à la tension : Les tests ont révélé que l'augmentation de la tension du cœur numérique de 1,20 V à 1,25 V améliorait considérablement les rendements, suggérant que le problème était lié à la vitesse des transistors plutôt qu'à une erreur logique fondamentale.
• Sensibilité au cycle de service : L'augmentation du cycle de service de l'horloge (maintenant l'horloge haute plus longtemps) réduisait également les défaillances, fournissant plus de temps pour que les états logiques se propagent à travers la « logique d'interconnexion » interfacant les SRAMs avant que le front descendant de l'horloge à 40 MHz ne déclenche une opération de lecture/écriture.
• Cause racine : L'enquête a déterminé que les modèles de temporisation des blocs SRAM « éprouvés en silicium » étaient inexacts. Ces modèles avaient été générés manuellement à l'aide d'outils de conception hérités et ne représentaient pas pleinement les performances des blocs sous les variations spécifiques de procédé de fabrication de la fonderie CMOS mixte 130 nm. Par conséquent, la logique de contrôle synthétisée respectait les contraintes de temporisation fournies (mais inexactes), entraînant une temporisation marginale dans les ASIC physiques.

Investigation des options d'atténuation
Deux stratégies d'atténuation principales ont été poursuivies en parallèle :

1. Modifications des paramètres de fonctionnement in situ : Modification des conditions de fonctionnement des ASIC déjà fabriqués.
2. Modifications du procédé de fabrication : Collaboration avec la fonderie pour modifier les caractéristiques des transistors des futures plaquettes.

Analyse de la tension et du cycle de service :
Des tests extensifs sur des plaquettes de « mauvais lot » ont démontré que l'élévation de la tension du cœur numérique à 1,25 V rétablissait les rendements à plus de 80 % même sur les plaquettes les moins performantes. Des études thermoélectriques ont confirmé que cette augmentation de tension entraînerait seulement une augmentation d'environ 2,8 % de la dissipation totale de puissance, bien dans les capacités de refroidissement et d'alimentation de l'infrastructure du détecteur ITk. De plus, des tests de radiation (jusqu'à 100 Mrad) et des cycles de température (jusqu'à -40 °C) ont confirmé que le réglage à 1,25 V fournissait une marge suffisante pour la durée de vie opérationnelle du détecteur, car des températures plus basses et les effets des radiations se sont avérés soit améliorer la vitesse des transistors, soit ne nécessiter que des ajustements de tension mineurs.

Concernant l'horloge, le contrôleur HCCStar fournissait un cycle de service légèrement inférieur à 50 % (environ 49 %). Puisqu'un cycle de service plus élevé améliorait la fiabilité, l'équipe a proposé d'échanger physiquement les signaux positif et négatif de la paire d'horloges différentielles à signaux faibles basse tension évolutifs (SLVS) entre le HCCStar et l'ABCStar. Cette modification matérielle simple garantissait un cycle de service >50 % (spécifiquement 51 %), fournissant une marge de temporisation supplémentaire sans redéfinir le générateur d'horloge.

Analyse de la modification du procédé :
La fonderie a proposé des changements de procédé expérimentaux, notamment la réduction de la taille des grilles de transistors de 2 nm ou 4 nm et l'utilisation d'une technique propriétaire de « transistors plus rapides ». Bien que ces changements aient amélioré les performances numériques, ils ont introduit des décalages significatifs dans le comportement des circuits analogiques (par exemple, tension de référence de la bande interdite, gain) qui auraient nécessité une re-caractérisation de l'ensemble de la puce. De plus, ces changements ne pouvaient pas être appliqués aux 300 plaquettes déjà fabriquées, ce qui aurait nécessité leur mise au rebut.

Résultats clés

• Récupération du rendement : En mettant en œuvre les atténuations de tension et de cycle de service, le rendement des plaquettes les moins performantes a été récupéré d'environ 2 % à >80 %.
• Mesures finales de production : Avec les nouveaux paramètres de fonctionnement (tension de cœur 1,25 V et signaux d'horloge échangés), le rendement final de la Catégorie A a atteint 85,88 %, et le rendement de la Catégorie A+B a atteint 89,94 %, s'alignant sur les attentes initiales du projet.
• Validation : Des tests complets ont confirmé que les conditions de fonctionnement modifiées assuraient un fonctionnement fiable sur toute la plage de températures attendues (-16 °C à -28 °C) et de doses de radiation pour la durée de vie du détecteur ITk.
• Décision : L'équipe a choisi de procéder aux modifications des paramètres de fonctionnement in situ pour toutes les plaquettes existantes et futures, évitant ainsi la nécessité d'une refonte coûteuse de l'ASIC ou la mise au rebut des plaquettes déjà fabriquées.

Signification et leçons apprises
Le document décrit la résolution réussie d'un problème de temporisation subtil qui menaçait la production d'un composant critique pour la mise à niveau du HL-LHC. La signification principale réside dans la démonstration qu'un bloc de conception « éprouvé en silicium », lorsqu'il est réutilisé sans re-simulation par rapport aux cas limites de procédé spécifiques, peut introduire une temporisation marginale qui ne se manifeste que sous des variations de procédé spécifiques.

Les auteurs soulignent deux leçons clés pour le développement futur d'ASIC :

1. Re-simulation des blocs réutilisés : Même pour des blocs ayant une longue histoire, la confiance dans le statut « éprouvé en silicium » sans re-simulation par rapport aux modèles de procédé spécifiques de la fonderie comporte un risque.
2. Tests de variation de procédé : Pour détecter de telles conceptions marginales avant la production complète, les auteurs recommandent de demander des plaquettes « rayées » aux fonderies (contenant des puces avec des variations de procédé extrêmes sur une seule plaquette) ou de mener des tests précoces à tensions réduites pour simuler les coins de procédé et déterminer les marges opérationnelles.

L'atténuation réussie a permis à la production des modules à bandes de l'ITk de se poursuivre selon le calendrier, avec l'intégration du détecteur débutant fin 2025 et la mise en service prévue pour 2028.