Digital-Analog Counterdiabatic Quantum Optimization with Trapped Ions

Sintesi Tecnica: Ottimizzazione Quantistica Counterdiabaticica Digitale-Analogica con Ioni Intrappolati

Definizione del Problema
Il documento affronta la sfida di risolvere problemi di Ottimizzazione Binaria Non Vincolata Quadratica (QUBO) su dispositivi quantistici NISQ (Noisy Intermediate-Scale Quantum) attuali, nello specifico processori a ioni intrappolati. Sebbene il calcolo quantistico counterdiabatico digitalizzato (DCQC) offra miglioramenti nella scalabilità polinomiale rispetto ai metodi adiabatici convenzionali, le implementazioni puramente digitali richiedono profondità di circuito considerevoli. Questa profondità eccede i tempi di coerenza degli hardware attuali, limitando la dimensione dei problemi risolvibili. Gli autori identificano la necessità di un approccio ibrido che sfrutti la connettività all-to-all e le capacità multi-qubit degli ioni intrappolati per ridurre la profondità del circuito senza sacrificare la flessibilità richiesta per i compiti di ottimizzazione.

Metodologia
Gli autori propongono un algoritmo di Ottimizzazione Quantistica Counterdiabaticica Digitale-Analogica (DACQO) progettato su misura per le architetture a ioni intrappolati. La metodologia centrale prevede:

1. Formulazione dell'Hamiltoniana: Il problema QUBO target è codificato nello stato fondamentale di un'Hamiltoniana $H_f$. Per accelerare l'evoluzione verso questo stato fondamentale, l'algoritmo impiega termini di guida counterdiabatici (CD) derivati dall'espansione del commutatore annidato del potenziale di gauge adiabatico (AGP). L'approssimazione del primo ordine dell'AGP introduce termini locali e bilocali che coinvolgono operatori di Pauli ($\sigma_x, \sigma_y, \sigma_z$).
2. Blocchi Analogici (Gate GMS): Invece di decomporre tutte le interazioni in porte a singolo e due qubit, l'algoritmo utilizza gate Global Mølmer-Sørensen (GMS) come blocchi analogici. Questi gate possono generare interazioni simultanee a molti corpi (termini 2-local ed effettivi n-local) attraverso un sottoinsieme di ioni utilizzando un campo uniforme. Il gate GMS specifico è definito come $U_{MS}^k(\theta, \phi) = \exp[-i\frac{\theta}{4}(\cos\phi S_x + \sin\phi S_y)^2]$.
3. Codifica Ibrida: L'evoluzione a tempo continuo governata dall'Hamiltoniana CD viene digitalizzata utilizzando uno schema di Trotterizzazione. Gli strati "analogici" consistono in gate GMS che implementano direttamente i termini di interazione multi-qubit. Questi sono intercalati con strati "digitali" composti da rotazioni a singolo qubit per correggere le fasi, eliminare i termini parassiti (ad esempio, termini $\sigma_y\sigma_y$ indesiderati) e introdurre l'inomogeneità (variazioni nelle intensità di accoppiamento $J_{ij}$) dove necessario.
4. Struttura dell'Algoritmo:
   • Caso Omogeneo: Per accoppiamento uniforme, l'algoritmo utilizza blocchi GMS a 4 qubit per creare entanglement tra ioni vicini, seguiti da gate coniugati per rimuovere i termini parassiti e rotazioni a singolo qubit.
   • Caso Inomogeneo: Per accoppiamento non uniforme, l'algoritmo introduce rotazioni locali per modulare le intensità di interazione. Ciò richiede la sostituzione sistematica dei blocchi analogici con $k(k-1)/2$ blocchi supplementati da rotazioni locali, aumentando la profondità del circuito ma mantenendo il vantaggio ibrido.

Contributi Chiave

• Protocollo Specifico per l'Hardware: Il documento introduce un protocollo DAQC progettato specificamente per i processori a ioni intrappolati, sfruttando le capacità native del gate GMS per implementare efficientemente i termini CD di ordine superiore.
• Riduzione della Profondità del Circuito: Utilizzando blocchi analogici per l'entanglement multi-qubit, gli autori dimostrano una significativa riduzione della profondità del circuito rispetto agli approcci puramente digitali. Ciò consente all'algoritmo di puntare a istanze di problemi più grandi (che richiedono più qubit) entro i limiti del tempo di coerenza dei dispositivi attuali.
• Analisi della Soglia di Fedeltà: Lo studio calcola la fedeltà minima delle porte necessaria affinché i blocchi analogici superino le simulazioni puramente digitali. Si scopre che per sistemi fino a 20 qubit, le fedeltà dei blocchi analogici nell'intervallo 98%–99% sono sufficienti per superare le prestazioni digitali, e il 99%–99.5% è richiesto per soddisfare i benchmark minimi di accuratezza. Queste soglie sono riportate come compatibili con le capacità dell'hardware allo stato dell'arte.
• Proiezioni di Scalabilità: Gli autori proiettano che, con la tecnologia attuale, l'approccio DACQO può risolvere problemi di ottimizzazione che coinvolgono fino a 55 qubit entro il tempo di coerenza, mentre un approccio puramente digitale richiederebbe di estendere significativamente il tempo di coerenza (ad esempio, da ~1.8s a ~2.8s per 100 qubit).

Risultati

• Probabilità di Successo: Le simulazioni su un modello Ising omogeneo a 4 qubit mostrano che l'algoritmo DACQO supera le prestazioni della simulazione puramente digitale quando la fedeltà del blocco analogico supera circa il 94%.
• Scalabilità: L'analisi del problema del Set Indipendente Massimo (MIS) su grafi a 16 nodi dimostra che l'approccio ibrido riduce il tempo di esecuzione del circuito di un fattore di circa 1.6x - 2x rispetto alle simulazioni digitali.
  • Per grafi non pesati e a peso misto, l'aumento della dimensione del blocco analogico riduce ulteriormente il tempo di esecuzione.
  • Per grafi completamente non uniformi (inomogenei), la riduzione ottimale è ottenuta con blocchi analogici più piccoli (a 2 qubit), poiché i blocchi più grandi comportano una penalità di profondità dovuta all'overhead per introdurre l'inomogeneità.
• Efficienza del Tempo di Esecuzione: Per un problema a 100 qubit, l'approccio DACQO richiede un tempo di coerenza di circa 1.8 secondi, rappresentando una riduzione del 55% rispetto ai ~2.8 secondi richiesti dal metodo puramente digitale.

Significatività e Rivendicazioni
Il documento afferma che il paradigma DACQO fornisce una via percorribile verso il vantaggio quantistico per i problemi di ottimizzazione sull'attuale hardware NISQ. Co-progettando l'algoritmo con le capacità specifiche dei processori a ioni intrappolati (specificamente i gate GMS), il metodo consente la soluzione di istanze di problemi più grandi (≥20 qubit) che sarebbero altrimenti inaccessibili a causa della decoerenza.

Gli autori sottolineano che questo approccio riduce il requisito stringente di progettare porte a 2 qubit con fedeltà estremamente elevata, suggerendo che concentrarsi su gate analogici con fedeltà "ragionevole" (98%–99.5%), integrati da gate digitali, sia una via più pratica per la scalabilità. Inoltre, il documento nota che i futuri progressi nei blocchi analogici programmabili e inomogenei (come i gate XX veloci) potrebbero migliorare ulteriormente la scalabilità per i problemi non omogenei e avvicinarsi al limite di velocità quantistica. Il lavoro posiziona la codifica digitale-analogica come un passo critico verso la risoluzione di problemi di ottimizzazione combinatoria rilevanti per l'industria.