Digital-Analog Counterdiabatic Quantum Optimization with Trapped Ions

技術要約：トラップイオンを用いたデジタル・アナログ・カウンタダイアバティック量子最適化

問題提起
本論文は、現在のNISQ（Noisy Intermediate-Scale Quantum）デバイス、特にトラップイオン型プロセッサにおける二次無制約バイナリ最適化（QUBO）問題の解決という課題に取り組んでいる。デジタル・カウンタダイアバティック量子コンピューティング（DCQC）は、従来の断熱的手法に対して多項式スケールの向上を実現するが、純粋なデジタル実装には膨大な回路深さが必要となる。この深さは現在のハードウェアのコヒーレンス時間を超えてしまい、解ける問題のサイズを制限している。著者らは、トラップイオンの全結合性（all-to-all connectivity）と多量子ビット能力を活用し、最適化タスクに必要な柔軟性を損なうことなく回路深さを削減するためのハイブリッドなアプローチの必要性を特定している。

手法
著者らは、トラップイオン・アーキテクチャに特化した**デジタル・アナログ・カウンタダイアバティック量子最適化（DACQO）**アルゴリズムを提案している。コアとなる手法は以下の通りである：

1. ハミルトニアン定式化： ターゲットとなるQUBO問題は、ハミルトニアン $H_f$ の基底状態にエンコードされる。この基底状態への進化を加速させるため、アルゴリズムは断熱ゲージポテンシャル（AGP）の入れ子になった交換子展開から導出されたカウンタダイアバティック（CD）駆動項を用いる。AGPの一次近似は、パウリ演算子（$\sigma_x, \sigma_y, \sigma_z$）を含む局所的および二局所的な項を導入する。
2. アナログブロック（GMSゲート）： すべての相互作用を単一および二量子ビットゲートに分解する代わりに、アルゴリズムはアナログブロックとして**グローバル・モルマー・ソレンセン（GMS）**ゲートを利用する。これらのゲートは、一様な場を用いて、一部のイオン間で同時多体相互作用（2-localおよび実効的なn-local項）を生成できる。特定のGMSゲートは、$U_{MS}^k(\theta, \phi) = \exp[-i\frac{\theta}{4}(\cos\phi S_x + \sin\phi S_y)^2]$ と定義される。
3. ハイブリッド・エンコーディング： CDハミルトニアンに従う連続時間進化は、トロッター分解スキームを用いてデジタル化される。「アナログ」レイヤーは、多量子ビット相互作用を直接実装するGMSゲートで構成される。これらは、位相を補正し、寄生項（例：不要な $\sigma_y\sigma_y$ 項）を除去し、必要に応じて不均一性（変化する結合強度 $J_{ij}$）を導入するための「デジタル」レイヤーである単一量子ビット回転と交互に配置される。
4. アルゴリズム構造：
   • 均質（Homogeneous）な場合： 均一な結合に対しては、近接するイオンを絡み合わせるために4量子ビットGMSブロックを使用し、その後、寄生項を除去するための共役ゲートと単一量子ビット回転を用いる。
   • 不均質（Inhomogeneous）な場合： 非一様な結合に対しては、相互作用強度を変調するために局所回転を導入する。これには、アナログブロックを $k(k-1)/2$ 個のブロックに置き換え、それを局所回転で補完する必要があり、回路の深さは増大するが、ハイブリッドの利点は維持される。

主な貢献

• ハードウェア特化型プロトコル： 本論文は、高次のCD項を効率的に実装するために、ネイティブなGMSゲートの能力を活用した、トラップイオン・プロセッサ専用のDAQCプロトコルを導入している。
• 回路深さの削減： 多量子ビットもつれのためにアナログブロックを利用することで、著者らは純粋なデジタル手法と比較して、回路深さが大幅に減少することを実証している。これにより、現在のコヒーレンス時間の制限内で、より大きな問題インスタンス（より多くの量子ビットを必要とするもの）を対象にすることが可能になる。
• フィデリティ閾値分析： 本研究では、アナログブロックが純粋なデジタルシミュレーションを上回るために必要な最小ゲートフィデリティを算出している。その結果、20量子ビットまでのシステムでは、アナログブロックのフィデリティが 98%–99% の範囲であればデジタル性能を上回るのに十分であり、最小限の精度ベンチマークを満たすには 99%–99.5% が必要であることを発見した。これらの閾値は、最先端のハードウェアの能力範囲内であると報告されている。
• スケーラビリティの予測： 著者らは、現在の技術を用いれば、DACQOアプローチはコヒーレンス時間内に最大 55量子ビット の最適化問題を解ける一方で、純粋なデジタルアプローチでは、コヒーレンス時間を大幅に延長する必要がある（例：100量子ビットに対しては約1.8秒から約2.8秒へ）と予測している。

結果

• 成功確率： 4量子ビットの均質なイジングモデルを用いたシミュレーションにより、アナログブロックのフィデリティが約 94% を超えると、DACQOアルゴリズムは純粋なデジタルシミュレーションの性能を上回ることが示された。
• スケーラビリティ： 16ノードグラフ上の最大独立集合（MIS）問題に関する分析では、ハイブリッドアプローチはデジタルシミュレーションと比較して、実行時間を約 1.6倍から2倍 削減できることが示された。
  • 非重み付きおよび混合重みのグラフでは、アナログブロックのサイズを大きくするほど、実行時間がさらに短縮される。
  • 完全に非一様な（不均質な）グラフでは、不均一性を導入するためのオーバーヘッドによる深さのペナルティが生じるため、より小さな（2量子ビット）アナログブロックを使用することで最適な削減が得られる。
• 実行効率： 100量子ビットの問題に対して、DACQOアプローチは約 1.8秒 のコヒーレンス時間を必要とし、これは純粋なデジタル手法で必要とされる約2.8秒と比較して、55%の削減 を意味する。

意義および主張
本論文は、DACQOパラダイムが、現在のNISQハードウェアにおける最適化問題に対して量子超越性への実行可能な経路を提供すると主張している。トラップイオン・プロセッサの特定の能力（具体的にはGMSゲート）とアルゴリズムを協調設計（co-design）することで、この手法は、デコヒーレンスによって本来はアクセス不可能な、より大きな問題インスタンス（≥20量子ビット）の解決を可能にする。

著者らは、このアプローチが極めて高いフィデリティを持つ2量子ビットゲートの設計という厳しい要求を緩和するものであることを強調しており、デジタルゲートによって補完された「妥当な」フィデリティ（98%–99.5%）を持つアナログゲートに焦点を当てることが、より現実的なスケーリングへの道であることを示唆している。さらに、本論文は、プログラム可能な不均質なアナログブロック（高速XXゲートなど）の将来的な進展が、非均質な問題に対するスケーリングをさらに改善し、量子速度限界に近づく可能性があると述べている。本研究は、デジタル・アナログ・エンコーディングが、産業に関連する組合せ最適化問題を解決するための重要なステップであることを位置づけている。