Running a six-qubit quantum circuit on a silicon spin qubit array

Sintesi Tecnica: Esecuzione di un circuito quantistico a sei qubit su un array di spin qubit al silicio

Problematica
Sebbene l'informatica quantistica basata sui semiconduttori offra una strada promettente verso la scalabilità attraverso l'integrazione di microchip standard del settore, il campo ha storicamente faticato a superare le dimostrazioni di primo principio dei criteri di DiVincenzo. Specificamente per i punti quantici (quantum dots) a base di silicio, nonostante la disponibilità di dispositivi contenenti più qubit, la validazione della logica universale è stata limitata ad algoritmi a tre qubit. Un collo di bottiglia critico per la scalabilità di questi dispositivi a scala intermedia rumorosa (NISQ) è l'accumulo di errori quando più unità vengono operate collettivamente, portando a un rallentamento dell'operazione del processore e a un budget di coerenza limitante. Lavori precedenti hanno caratterizzato operazioni a singolo qubit in array più grandi o hanno dimostrato il tuning simultaneo in dispositivi a sei qubit, ma non avevano ancora eseguito circuiti di entanglement coinvolgendo tutti i qubit disponibili in un singolo processore.

Metodologia
Gli autori hanno utilizzato un array lineare di sei spin qubit a singolo elettrone definiti elettrostaticamente all'interno di una eterostruttura $^{28}$Si/SiGe. Il dispositivo opera a 200 mK per mitigare il riscaldamento indotto dalle microonde. Il flusso di lavoro sperimentale ha previsto:

1. Inizializzazione e Lettura (Readout): Il team ha impiegato uno schema di lettura esteso per misurare la "probabilità di ritorno" (sovrapposizione tra gli stati iniziale e finale). Ciò ha richiesto di superare i limiti intrinseci del blocco di spin di parità (PSB) in modalità parità, che non può distinguere tra $|\uparrow\uparrow\rangle$ e $|\downarrow\downarrow\rangle$. Hanno implementato un protocollo utilizzando la logica a due qubit (porte CNOT composte da interazioni ZZ nativi) per isolare lo stato $|\downarrow\rangle^{\otimes N}$. I qubit 3 e 4 sono stati letti tramite misurazioni Quantum Non-Demolition (QND), mentre i qubit 1, 2, 5 e 6 hanno utilizzato il PSB. La preparazione dello stato è avvenuta tramite misurazione e post-selezione.
2. Implementazione del Circuito: I ricercatori hanno eseguito un circuito quantistico digitale ispirato a un protocollo per investigare le transizioni di fase quantistiche dinamiche (DQPT) in sistemi di tipo Ising. Il circuito simula un quench quantistico in cui uno stato fondamentale iniziale $|\downarrow\rangle^{\otimes N}$ evolve sotto un hamiltoniana di interazione che coinvolge accoppiamenti XX tra vicini prossimi e termini di confine.
3. Test di Scalabilità: Il circuito è stato eseguito attraverso tutte le permutazioni di $N \in \{3, 4, 5, 6\}$ qubit vicini. L'evoluzione temporale è stata parametrizzata da un angolo $\theta$, controllato dalla durata degli impulsi a microonde.
4. Caratterizzazione: Il team ha misurato l'ampiezza dell'eco di Loschmidt (probabilità di ritorno) e la magnetizzazione. Hanno inoltre eseguito la Tomografia dello Stato Quantistico (QST) completa su sottoinsiemi di tre e quattro qubit per valutare la fedeltà dello stato e l'entanglement. Per comprendere i limiti delle prestazioni, hanno misurato i tempi di dephasing $T_2^*$ sotto varie condizioni di accoppiamento di scambio (interazioni $J_{on}$ e $J_{off}$) e hanno confrontato i dati sperimentali con simulazioni numeriche che incorporano il rumore di fase quasi-statico.

Risultati Chiave

• Esecuzione a Sei Qubit: Lo studio ha implementato con successo un circuito quantistico utilizzando tutti i sei qubit dell'array, segnando il più grande circuito quantistico eseguito su tecnologia a semiconduttore fino ad oggi.
• Programmabilità: Il processore ha dimostrato un'operazione programmabile multi-qubit di successo attraverso tutte le permutazioni di tre, quattro, cinque e sei qubit vicini.
• Dinamica e Scalabilità: La probabilità di ritorno sperimentale ha esibito la dinamica periodica attesa ($\theta = \pi$) e il comportamento critico ($\theta_c = \pi/2$) previsti dal modello teorico. All'aumentare del numero di qubit ($N$), l'eco di Loschmidt ha mostrato minimi più ampi e profondi, coerentemente con la scalabilità analitica $L(\theta) = |\cos(\theta/2)^{N+1} + i^{N+1}\sin(\theta/2)^{N+1}|^2$.
• Accumulo di Errori: Nonostante l'alta fedeltà delle singole unità, gli errori si sono accumulati rapidamente all'aumentare delle dimensioni del sistema. La probabilità di ritorno a $\theta=0$ è diminuita con l'aumento di $N$, e la visibilità è diminuita significativamente per $N$ più grandi.
• Dephasing e Idling: L'analisi ha rivelato che i tempi di inattività (idling) per specifici qubit spesso hanno superato i loro tempi di coerenza $T_2^*$, in particolare per i qubit di bordo (1, 2 e 5) in circuiti più grandi. Le simulazioni numeriche che incorporano il rumore di dephasing quasi-statico hanno riprodotto qualitativamente le tendenze sperimentali, confermando che il dephasing durante i periodi di inattività è un limitatore primario delle prestazioni.
• Fedeltà dello Stato: I risultati della QST per gli stati a tre qubit (inclusi gli stati GHZ e lo stato finale del quench) hanno mostrato fedeltà comparabili alle piattaforme a semiconduttore allo stato dell'arte. Gli autori hanno notato un miglioramento nella stabilità di fase rispetto al lavoro precedente sullo stesso dispositivo, attribuito all'operatività a 200 mK che ha ridotto l'interferenza (crosstalk) delle microonde.

Significato e Rivendicazioni
Il documento sostiene di aver dimostrato la prima esecuzione di un circuito quantistico realistico multi-qubit su un dispositivo a spin-qubit a semiconduttore che coinvolge un registro di fino a sei qubit. Il lavoro funge da benchmark olistico delle capacità del processore, andando oltre la caratterizzazione delle singole porte per valutare le prestazioni collettive sotto un carico di lavoro realistico.

Gli autori concludono che, sebbene la piattaforma abbia raggiunto traguardi significativi in termini di controllo e lettura, l'attuale generazione di questi dispositivi è fondamentalmente limitata dal dephasing (specificamente durante l'idling) e dagli errori di preparazione dello stato e misurazione (SPAM). I risultati evidenziano la necessità di:

1. Minimizzare i tempi di inattività (idling) attraverso operazioni simultanee (parallele).
2. Incrementare i tempi di dephasing ($T_2^*$).
3. Migliorare costantemente le fedeltà SPAM.

Lo studio non rivendica di aver raggiunto la tolleranza ai guasti o la correzione degli errori logici, ma stabilisce piuttosto una linea di base per il comportamento collettivo degli spin qubit al silicio, identificando i colli di bottiglia fisici specifici che devono essere affrontati per scalare verso algoritmi quantistici più complessi.