Running a six-qubit quantum circuit on a silicon spin qubit array

기술 요약: 실리콘 스핀 큐비트 어레이에서의 6-큐비트 양자 회로 실행

문제 정의
반도체 기반 양자 컴퓨팅은 산업 표준인 마이크로칩 통합을 통해 확장 가능한 경로를 제시하며 유망한 전망을 보여주고 있으나, 이 분야는 역사적으로 디벤체로(DiVincenzo) 기준의 기초 원리 시연 단계를 넘어 발전하는 데 어려움을 겪어왔다. 특히 실리콘 기반 양자점(quantum dots)의 경우, 더 많은 큐비트를 포함하는 소자들을 사용할 수 있음에도 불구하고, 보편적 논리(universal logic)의 검증은 3-큐비트 알고리즘 수준에 국한되어 왔다. 이러한 노이즈가 있는 중간 규모(NISQ) 장치의 확장을 가로막는 결정적인 병목 현상은 여러 유닛이 집합적으로 작동할 때 발생하는 오류의 누적이며, 이는 프로세서의 동작 속도를 늦추고 결맞음 예산(coherence budget)을 제한한다. 이전 연구들은 더 큰 어레이 내에서의 단일 큐비트 연산을 특성화하거나 6-큐비트 장치에서의 동시 튜닝을 시연했으나, 단일 프로세서 내에서 사용 가능한 모든 큐비트를 포함하는 얽힘 회로(entangling circuits)를 실행한 적은 없었다.

방법론
저자들은 $^{28}$Si/SiGe 헤테로구조 내에 정전기적으로 정의된 6개의 단일 전자 스핀 큐비트로 구성된 선형 어레이를 활용하였다. 이 장치는 마이크로파 유도 가열을 완화하기 위해 200 mK에서 작동한다. 실험 워크플로우는 다음과 같다:

1. 초기화 및 판독(Initialization and Readout): 연구팀은 초기 상태와 최종 상태 사이의 중첩(return probability)을 측정하기 위해 확장된 판독 기법을 채택하였다. 이는 $|\uparrow\uparrow\rangle$와 $|\downarrow\downarrow\rangle$를 구분할 수 없는 패리티 모드 파울리 스핀 블로케이드(PSB)의 본질적인 한계를 극복하는 것을 필요로 했다. 이들은 네이티브 ZZ 상호작 작용으로부터 컴파일된 CNOT 게이트를 사용하여 $|\downarrow\rangle^{\otimes N}$ 상태를 분리하는 프로토콜을 구현하였다. 큐비트 3과 4는 양자 비파괴(QND) 측정을 통해 판독되었으며, 큐비트 1, 2, 5, 6은 PSB를 활용하였다. 상태 준비는 측정 및 사후 선택(post-selection)을 통해 이루어졌다.
2. 회로 구현: 연구진은 이징(Ising) 유사 시스템에서의 동역학적 양자 위상 전이(DQPT)를 조사하기 위한 프로토로에서 영감을 얻은 디지털 양자 회로를 실행하였다. 이 회로는 근접 이웃 XX 결합 및 경계 항을 포함하는 상호작용 해밀토니안 하에서 진화하는 초기 바닥 상태 $|\downarrow\rangle^{\otimes N}$을 시뮬레이션한다.
3. 확장성 테스트: 회로는 인접한 $N \in \{3, 4, 5, 6\}$ 큐비트의 모든 순열에 대해 실행되었다. 시간 진화는 마이크로파 버스트의 지속 시간에 의해 제어되는 각도 $\theta$로 매개변수화되었다.
4. 특성화: 팀은 로스치미트 에코(Loschmidt echo) 진폭(return probability)과 자화(magnetization)를 측정하였다. 또한 상태 충실도(fidelity)와 얽힘을 평가하기 위해 3개 및 4개 큐비트 부분집합에 대한 전체 양자 상태 토모그래피(QST)를 수행하였다. 성능 한계를 이해하기 위해, 다양한 교환 결합 조건($J_{on}$ 및 $J_{off}$) 하에서 $T_2^*$ (탈위상 시간)를 측정하고, 준정적 위상 노이즈(quasi-static phase noise)를 포함한 수치 시뮬레이션과 실험 데이터를 비교하였다.

주요 결과

• 6-큐비트 실행: 본 연구는 어레이 내의 6개 큐비트를 모두 사용하는 양자 회로를 성공적으로 구현하였으며, 이는 반도체 기술상에서 실행된 가장 큰 양자 회로이다.
• 프로그래밍 가능성: 프로세서는 3, 4, 5, 6개의 인접 큐비트의 모든 순열에 대해 성공적인 프로그래밍 가능한 다중 큐비트 동작을 입증하였다.
• 동역학 및 스케일링: 실험적 return probability는 이론적 모델이 예측한 주기적 동역학($\theta = \pi$) 및 임계 거동($\theta_c = \pi/2$)을 나타냈다. 큐비트 수($N$)가 증가함에 따라, 로스치미트 에코는 분석적 스케일링 $L(\theta) = |\cos(\theta/2)^{N+1} + i^{N+1}\sin(\theta/2)^{N+1}|^2$와 일치하게 더 넓고 깊은 최솟값을 보였다.
• 오류 누적: 개별 유닛의 높은 충실도에도 불구하고, 시스템 크기가 증가함에 따라 오류가 빠르게 누적되었다. $\theta=0$에서의 return probability는 $N$이 증가함에 따라 감소하였으며, 가시성(visibility)은 더 큰 $N$에 대해 크게 저하되었다.
• 탈위상 및 유휴 상태(Dephasing and Idling): 분석 결과, 특정 큐비트의 유휴 시간이 종종 그들의 $T_2^*$ 결맞음 시간을 초과하는 것으로 나타났으며, 특히 더 큰 회로에서의 가장자리 큐비트(1, 2, 5)에서 그러했다. 준정적 탈위상 노이즘을 포함한 수치 시뮬레이션은 실험적 경향을 질적으로 재현하였으며, 이는 유휴 기간 동안의 탈위상이 주요 성능 제한 요소임을 확인시켜 주었다.
• 상태 충실도: GHZ 상태 및 최종 쿼치 상태를 포함한 3-큐비트 상태에 대한 QST 결과는 최첨단 반도체 플랫폼과 대등한 충실도를 보여주었다. 저자들은 마이크로파 크로스토크를 줄이기 위해 200 mK에서 작동한 덕분에 동일한 장치의 이전 작업보다 위상 안정성이 향면되었음을 언급하였다.

의의 및 주장
본 논문은 최대 6개의 큐비트 레지스터를 포함하는 반도체 스핀 큐비트 장치에서 최초로 현실적인 다중 큐비트 양자 회로를 실행했음을 입증한다고 주장한다. 이 연구는 고립된 게이트 특성화를 넘어, 실제 작업 부하 하에서의 집합적 성능을 평가함으로써 프로세서의 역량을 총체적으로 벤치마킹하는 역할을 한다.

저자들은 현재의 장치들이 제어 및 판독 측면에서 중요한 이정표를 달성했음에도 불구하고, 탈위상(특히 유휴 기간 중) 및 상태 준비 및 판독(SPAM) 오류에 의해 근본적으로 제한된다고 결론지었다. 결과는 다음 사항의 필요성을 강조한다:

1. 병렬 동작을 통한 유휴 시간 최소화.
2. 탈위상 시간($T_2^*$) 증대.
3. SPAM 충실도의 일관된 개선.

본 연구는 결함 허용(fault tolerance)이나 논리적 오류 수정(logical error correction)을 달성했다고 주장하는 것이 아니라, 더 복잡한 양자 알고리즘으로 확장하기 위해 해결해야 할 구체적인 물리적 병목 지점을 식별함으로써 실리콘 스핀 큐비트의 집합적 행동에 대한 기준선을 설정한다.