🤖 machine learning

TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog

TimingLLM è un framework basato su un modello linguistico a due stadi che utilizza il recupero di informazioni (retrieval-augmented) per prevedere con precisione e velocità i parametri temporali post-sintesi (WNS e TNS) direttamente dal codice Verilog.

Autori originali: Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram

Pubblicato 2026-04-28

📖 3 min di lettura☕ Lettura da pausa caffè

CC BY 4.0

Autori originali: Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Il Problema: Il "Cantiere al Buio"

Immagina di essere un architetto che sta progettando un grattacielo. Per sapere se l'edificio reggerà il peso o se le scale saranno troppo ripide, dovresti aspettare che i muratori abbiano finito di costruire tutto l'edificio (questo è il processo di sintesi nel mondo dei chip).

Il problema? Costruire l'edificio richiede settimane o mesi. Se scopri che le scale sono troppo ripide solo quando l'edificio è finito, hai perso un sacco di tempo e soldi. Nel mondo dei microchip (i processori), questo accade con il "timing": se il segnale elettrico non arriva in tempo, il chip non funziona. Attualmente, gli ingegneri devono spesso "progettare al buio" e aspettare ore o giorni prima di sapere se il loro design è veloce abbastanza.

La Soluzione: TimingLLM (L'Architetto con la Vista a Raggi X)

Gli autori hanno creato TimingLLM, un sistema basato sull'intelligenza artificiale che agisce come un architetto super-intuitivo. Invece di aspettare che l'edificio sia costruito, TimingLLM guarda solo i disegni tecnici (il codice Verilog) e riesce a "prevedere" con incredibile precisione se ci saranno ritardi nei segnali elettrici.

Per farlo, non usa un solo metodo, ma un processo in due fasi, come un detective che prima analizza la scena e poi consulta un archivio storico.

Fase 1: Il Detective che scrive il Rapporto (Ragionamento)

Immagina un detective che guarda un disegno di un circuito e, invece di dare subito un voto, inizia a scrivere un rapporto dettagliato: "Qui c'è un corridoio troppo lungo, qui c'è una porta troppo pesante, qui il segnale dovrà fare troppe curve".
In questa fase, l'IA (basata su modelli come Llama) non dà numeri precisi, ma crea una sorta di "impronta digitale" del problema. Non dice "ritardo di 5 nanosecondi", ma dice "questo circuito ha la struttura di un labirinto complicato con molti ostacoli".

Fase 2: Il Bibliotecario Esperto (Recupero e Correzione)

Qui entra in gioco la magia. Una volta che il detective ha creato l'impronta digitale, il sistema corre in una biblioteca gigante (un database di 60.000 altri progetti già completati).
Cerca i progetti che hanno un'impronta simile alla sua. Se trova tre progetti simili che in passato hanno avuto problemi di velocità, l'IA usa quelle informazioni per "correggere" la sua previsione.

È come se un medico, dopo aver visto i tuoi sintomi, dicesse: "Il tuo caso somiglia molto a questi tre pazienti che ho curato l'anno scorso; basandomi sulla loro esperienza, prevedo che la tua guarigione avverrà in questo modo". Questa tecnica si chiama "steering" (sterzata): l'IA usa l'esperienza del passato per "sterzare" la sua previsione verso la realtà.

Perché è una rivoluzione?

È velocissimo: È molto più rapido dei metodi tradizionali. È come avere un consulente che ti dà un parere in pochi minuti invece di aspettare che un intero team di ingegneri finisca i calcoli.
È adattabile: Se decidi di cambiare i materiali di costruzione (cambiando la "tecnologia" del chip), non devi riaddestrare tutto il sistema da capo. Basta insegnargli un po' di cose nuove (solo 1.000 esempi invece di 60.000) e lui impara subito il nuovo stile.
È precisissimo: Riesce a prevedere quasi perfettamente i due errori più critici (chiamati WNS e TNS), che sono i "nemici giurati" di chi progetta chip.

In sintesi

TimingLLM è come avere un super-esperto che, guardando solo uno schizzo su un tovagliolo, è in grado di dirti: "Guarda, questo ponte crollerà perché le travi sono troppo sottili". Questo permette agli ingegneri di correggere gli errori immediatamente, risparmiando tempo, energia e miliardi di dollari.

Riassunto Tecnico: TimingLLM

1. Il Problema: Il "Gap" della Timing Analysis nell'RTL

Nel flusso di progettazione di circuiti integrati (ASIC), la fase di Register-Transfer Level (RTL) è il momento in cui si definisce la funzionalità, ma è anche il punto in cui le decisioni architettoniche influenzano maggiormente le prestazioni (PPA: Power, Performance, Area).
Il problema principale è che l'Analisi Statica del Timing (STA) commerciale richiede netlist post-sintesi e dettagli parassitici precisi. Di conseguenza, i progettisti non hanno feedback immediati durante la scrittura del codice Verilog e devono spesso attendere ore per i processi di sintesi e layout prima di scoprire violazioni critiche di timing (come il Worst Negative Slack - WNS). Questo rallenta l'iterazione e aumenta il time-to-market.

2. Metodologia: Un Framework in Due Stadi con RAG

Gli autori propongono TimingLLM, un framework basato su Large Language Models (LLM) che utilizza una tecnica di Retrieval-Augmented Generation (RAG) per stimare WNS e TNS (Total Negative Slack) direttamente dal codice Verilog, senza strumenti di sintesi.

Il sistema si divide in due fasi distinte:

Stage 1: Ragionamento e Generazione di Fingerprint (Reasoning Stage)
- Utilizza un modello LLM (basato su Llama 3.1) sottoposto a fine-tuning per agire come un "oracolo" di timing.
- Invece di predire numeri, il modello impara a generare un report di timing sintetico (Chain-of-Thought) che elenca i percorsi critici, i ritardi dei nodi e gli slack locali.
- Questo report viene convertito in un fingerprint $\ell_2$ -normalizzato: un vettore compatto che riassume caratteristiche strutturali e di timing (es. conteggio porte, profondità del percorso critico, pattern di gate). Questo fingerprint serve per interrogare un database di moduli simili.
Stage 2: Regressione Guidata dal Retrieval (Regression Stage)
- Utilizza un secondo LLM (DeepSeek-R1-7B) per eseguire la regressione numerica di WNS e TNS.
- Meccanismo di Steering (Guida): Il sistema recupera i $k$ moduli più simili dal database (disgiunto dal set di training) tramite il fingerprint dello Stage 1.
- Invece di aggiungere i moduli recuperati come semplici token di testo (che aggiungerebbe rumore), TimingLLM utilizza un vettore di steering diagonale iniettato nell'ultimo blocco Transformer. Questo vettore "sposta" le attivazioni interne (logits) del modulo target verso le rappresentazioni dei vicini più simili, migliorando la precisione della regressione tramite un bias strutturale.

3. Contributi Chiave

Primo framework tool-free: Combina il ragionamento a livello di percorso (STA-style) con la regressione guidata dal retrieval per predire WNS e TNS direttamente dall'RTL.
Innovazione nell'architettura LLM: Introduce l'uso di un residual di steering diagonale iniettato nell'ultimo blocco Transformer, preservando la sintassi del query e riducendo il rumore rispetto ai metodi basati su token.
Dataset di rilievo: Introduzione di un nuovo corpus di 60.000 moduli Verilog etichettati con report di sintesi reali, destinato alla ricerca futura.
Adattabilità (Transfer Learning): Dimostrazione che il modello può adattarsi a nuove librerie tecnologiche (es. da Nangate45 a ASAP7) o nuovi angoli PVT (Process, Voltage, Temperature) rifittando solo un piccolo "head" di regressione su soli 1.000 moduli.

4. Risultati Sperimentali

Il modello è stato testato sul benchmark VerilogEval e ha superato lo stato dell'arte (SOTA) come RTL-Timer, MasterRTL e CircuitFusion:

Accuratezza: Ha raggiunto una correlazione di $R_{WNS} = 0.91$ (MAPE 12%) e $R_{TNS} = 0.97$ (MAPE 16%).
Efficienza: È più veloce dei metodi precedenti (circa 1.3–1.6× più rapido), completando l'intero processo in circa 323 secondi.
Robustezza: Le analisi di ablazione hanno confermato che entrambi gli stadi sono necessari: lo Stage 1 fornisce il contesto logico, mentre lo Stage 2 fornisce la precisione numerica. Inoltre, è stato dimostrato che l'uso di $k=3$ vicini nel retrieval offre il miglior bilanciamento tra precisione e rumore.

5. Significato e Impatto

TimingLLM rappresenta un passo avanti fondamentale per l'automazione del design hardware. Permettendo ai progettisti di avere una stima accurata del timing quasi istantaneamente dopo aver scritto il codice, il framework riduce drasticamente i cicli di iterazione "alla cieca". La sua capacità di adattarsi a diverse tecnologie con un costo computazionale minimo lo rende uno strumento estremamente pratico per l'industria dei semiconduttori, dove la varietà di librerie e condizioni operative è la norma.