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TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog

O TimingLLM é um framework de dois estágios baseado em modelos de linguagem de grande escala (LLM) e recuperação de dados que prevê métricas de tempo de pós-síntese (WNS e TNS) diretamente a partir de código Verilog, oferecendo maior velocidade e precisão do que os métodos anteriores.

Autores originais: Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram

Publicado 2026-04-28

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CC BY 4.0

Autores originais: Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você é um arquiteto projetando uma cidade inteira. Antes de começar a construir os prédios de verdade (que é a parte cara e demorada, chamada de "síntese"), você precisa saber se as ruas serão largas o suficiente para o trânsito não travar. Se você descobrir que o trânsito vai parar só depois que os prédios estiverem prontos, você terá um prejuízo enorme e terá que demolir tudo para refazer.

Na computação, os engenheiros enfrentam esse mesmo problema. Eles escrevem o "projeto" de um chip (o código Verilog), mas só descobrem se ele será rápido o suficiente horas ou dias depois, quando as ferramentas pesadas terminam de "construir" o projeto.

O artigo apresenta o TimingLLM, uma solução que funciona como um "Previsor de Trânsito Instantâneo" para esses projetos de chips.

Aqui está como ele funciona, explicado de um jeito simples:

1. O Sistema de Dois Estágios (O Detetive e o Calculador)

Em vez de tentar adivinhar tudo de uma vez, o TimingLLM usa dois especialistas trabalhando juntos:

Estágio 1: O Detetive de Mapas (Raciocínio): Imagine um detetive que olha para o desenho da cidade e, em vez de dizer "vai ter trânsito", ele escreve um relatório detalhado: "Olha, essa avenida é muito longa, tem muitas curvas e o semáforo está mal posicionado". O primeiro modelo de IA (baseado no Llama 3.1) lê o código e cria um "relatório de inspeção" simulando como um especialista humano pensaria sobre o tempo de resposta de cada parte do chip.
Estágio 2: O Calculador de Precisão (Regressão): Agora entra um segundo especialista (baseado no DeepSeek). Ele pega o relatório do detetive e faz o cálculo matemático final: "Com base nesse relatório, o atraso máximo será de X milissegundos".

2. A Técnica de "Olhar para os Vizinhos" (RAG e Steering)

O grande segredo do TimingLLM é que ele não tenta "decorar" todos os projetos do mundo. Ele usa uma técnica chamada Recuperação (Retrieval).

Imagine que você está tentando prever se um novo modelo de carro será rápido. Em vez de apenas confiar na sua intuição, você corre para uma biblioteca e busca: "Quais carros parecidos com este já foram testados?".

O TimingLLM faz exatamente isso:

Ele cria uma "Impressão Digital" do projeto atual (baseada no relatório do detetive).
Ele busca no seu banco de dados os 3 projetos mais parecidos que já foram testados no passado.
O "Empurrãozinho" (Steering): Em vez de apenas ler sobre os vizinhos, a IA usa a "experiência" desses vizinhos para dar um pequeno ajuste (um "empurrão") no seu próprio raciocínio. É como se o calculador dissesse: "Eu estava pensando que o atraso seria 10, mas como vi que três carros parecidos com este falharam na curva, vou ajustar meu palpite para 12".

3. Por que isso é incrível? (Os Resultados)

É muito rápido: Ele é mais veloz que os métodos atuais. É a diferença entre esperar um relatório oficial do governo ou receber uma previsão rápida no seu celular.
É muito preciso: Ele acerta o "atraso" (WNS e TNS) com uma margem de erro muito pequena, superando os concorrentes.
Ele é "Adaptável": Se você mudar o material de construção (mudar a biblioteca de tecnologia do chip) ou o clima (mudar a temperatura/voltagem), você não precisa ensinar a IA do zero. Você só precisa dar um "treinamento rápido" de 1.000 exemplos para a parte final do cálculo, e ela aprende o novo cenário quase instantaneamente.

Resumo da Ópera

O TimingLLM é como ter um consultor de engenharia ultra-inteligente que, ao olhar para um esboço de papel, consegue te dizer com precisão quase matemática: "Cuidado, se você construir assim, o trânsito vai travar aqui". Isso economiza tempo, dinheiro e evita dores de cabeça gigantescas na criação de tecnologia.

Resumo Técnico: TimingLLM

1. O Problema

No fluxo de design de circuitos integrados (ASIC), o nível de abstração RTL (Register-Transfer Level) é onde as decisões arquiteturais são tomadas. No entanto, a análise de tempo estático (STA) precisa e precisa só pode ser realizada após a síntese, um processo que consome horas. Isso cria um "ciclo de feedback cego", onde os projetistas só descobrem violações de tempo (como o Worst Negative Slack - WNS) muito tarde, atrasando a iteração de design e o tempo de colocação no mercado (time-to-market). Métodos existentes baseados em redes neurais gráficas (GNNs) exigem engenharia de atributos pesada e precisam ser totalmente retreinados para cada nova biblioteca de tecnologia ou condição de processo, temperatura e voltagem (PVT).

2. Metodologia Proposta

O TimingLLM introduz um framework de dois estágios baseado em Grandes Modelos de Linguagem (LLMs) e Recuperação Aumentada (RAG) para prever o WNS e o Total Negative Slack (TNS) diretamente do código Verilog.

Estágio 1: Raciocínio de Caminho (STA-style Reasoning):
Um LLM (baseado no Llama 3.1) é ajustado (fine-tuned) para ler o Verilog e gerar um relatório de tempo sintético, simulando o raciocínio de uma ferramenta de STA. Este relatório descreve caminhos críticos e atrasos. A partir desse relatório, o modelo extrai uma "impressão digital" (fingerprint) estrutural-temporal compacta e normalizada ( $\ell_2$ ). Essa impressão digital é usada para buscar os $k$ módulos mais similares em um banco de dados de recuperação (retrieval bank) separado.
Estágio 2: Regressão Guiada por Recuperação (Retrieval-Steered Regression):
Um segundo LLM (baseado no DeepSeek-R1) atua como um regressor para os valores numéricos de WNS e TNS. A inovação aqui é o vetor de direção diagonal (diagonal steering vector): em vez de apenas adicionar os vizinhos como texto, o modelo utiliza as ativações (logits) dos módulos vizinhos recuperados para "guiar" ou ajustar as representações internas do módulo atual no último bloco do Transformer. Isso permite que o conhecimento de designs similares influencie a previsão sem introduzir ruído sintático.
Adaptação de Baixo Custo:
O framework permite a adaptação para novas bibliotecas de tecnologia ou cantos PVT apenas ajustando uma pequena camada de regressão (MLP head) com apenas 1.000 módulos rotulados, mantendo o restante do modelo e o banco de recuperação intactos.

3. Principais Contribuições

Primeiro framework LLM sem ferramentas: Combina raciocínio de nível de caminho (path-level) com regressão guiada por recuperação para prever WNS e TNS no nível RTL.
Injeção de Resíduo de Direção: Introdução de um método de steering (direcionamento) nas ativações do Transformer, o que preserva a sintaxe do código e reduz o ruído em comparação com métodos de RAG tradicionais.
Novo Dataset: Criação e liberação de um corpus de 60.000 módulos Verilog com rótulos de tempo reais (WNS/TNS) para impulsionar pesquisas futuras.
Portabilidade: Demonstração de que o modelo é altamente adaptável a diferentes bibliotecas (Nangate45, Nangate15, ASAP7) e condições de operação (Typical vs. Slow) com treinamento mínimo.

4. Resultados

O modelo foi testado no benchmark VerilogEval e superou o estado da arte (SOTA) em todos os aspectos:

Precisão: Alcançou uma correlação de Pearson ( $R$ ) de 0,91 para WNS e 0,97 para TNS.
Erro: Reduziu o erro percentual médio absoluto (MAPE) para 12% (WNS) e 16% (TNS).
Eficiência: O pipeline completo leva cerca de 323 segundos, sendo mais rápido que métodos como MasterRTL, RTL-Timer e CircuitFusion.
Robustez: O desempenho permaneceu consistente em diferentes categorias de design (FSMs, contadores, combinacionais) e em diferentes bibliotecas de tecnologia após a adaptação rápida.

5. Significância

O TimingLLM representa um avanço significativo para o design de hardware automatizado. Ao fornecer previsões de tempo precisas e rápidas diretamente do RTL, ele permite que os engenheiros identifiquem gargalos de desempenho quase instantaneamente, eliminando a necessidade de esperar por ciclos longos de síntese e layout. Além disso, sua capacidade de aprender com repositórios de designs existentes através de recuperação (RAG) resolve o problema de isolamento de dados que afeta modelos de aprendizado de máquina tradicionais na engenharia de semicondutores.