TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog

Resumen Técnico: TimingLLM

1. El Problema: El "punto ciego" del diseño RTL

En el flujo de diseño de circuitos integrados (ASIC), el nivel de transferencia de registros (RTL) es la etapa donde se define la funcionalidad, pero es extremadamente difícil predecir el rendimiento físico (PPA: Potencia, Rendimiento y Área) en este punto. El análisis de tiempos estáticos (STA) requiere una red de puertas (netlist) post-síntesis y detalles de parasitismo que aún no existen en la etapa RTL.

Esto obliga a los diseñadores a trabajar "a ciegas", esperando horas a que las herramientas de síntesis terminen para descubrir si un diseño viola los tiempos de reloj. Los métodos actuales (basados en redes neuronales de grafos o ingeniería de características manual) suelen ser lentos, requieren reentrenamiento constante para cada nueva biblioteca tecnológica o no aprovechan el conocimiento acumulado en repositorios de código existentes.

2. Metodología: Un marco de dos etapas con RAG

Los autores proponen TimingLLM, un pipeline basado en Modelos de Lenguaje de Gran Escala (LLM) que utiliza Generación Aumentada por Recuperación (RAG) para estimar el Worst Negative Slack (WNS) y el Total Negative Slack (TNS) directamente desde el código Verilog.

El sistema se divide en dos etapas principales:

• Etapa 1: Razonamiento de Estilo STA (Oráculo de Caminos):
  Se utiliza un LLM (basado en Llama 3.1) ajustado (fine-tuned) para actuar como un motor de razonamiento. En lugar de predecir números directamente, el modelo genera un reporte de tiempos sintético (estilo STA) que describe los caminos críticos, sus retardos y sus slacks locales. Este reporte se convierte en una "huella digital" (fingerprint) estructural y de tiempos (normalizada en $\ell_2$) que sirve para buscar módulos similares en un banco de datos externo.

• Etapa 2: Regresión Guiada por Recuperación (Steering):
  Se utiliza un segundo LLM (DeepSeek-R1-7B) para la regresión numérica de WNS y TNS. La innovación clave aquí es el "diagonal steering vector":

  1. El sistema busca los $k$ módulos más cercanos en un banco de datos de 20,000 módulos (disjuntos del entrenamiento).
  2. En lugar de simplemente añadir estos módulos como texto (lo que añade ruido), el modelo extrae las activaciones de la última capa de los vecinos y las usa para "dirigir" (steer) las activaciones del módulo actual mediante un residuo inyectado en el último bloque del Transformer.
  3. Finalmente, una pequeña cabeza de red neuronal (MLP) traduce estas activaciones "dirigidas" en los valores numéricos de WNS y TNS.

3. Contribuciones Clave

1. Primer marco de LLM sin herramientas: Combina el razonamiento de caminos (STA-style) con regresión guiada por recuperación para predecir WNS y TNS en RTL.
2. Inyección de Residuos en el Transformer: Introduce el uso de vectores de dirección diagonal en la última capa para guiar las características internas del modelo, mejorando la precisión sin degradar la sintaxis del código.
3. Nuevo Corpus de Datos: Creación y liberación de un conjunto de datos de 60,000 módulos Verilog con etiquetas reales de síntesis, cubriendo diversos dominios (FSM, ALUs, FIFOs, etc.).
4. Adaptabilidad de Bajo Costo: Demuestran que el modelo puede adaptarse a nuevas bibliotecas tecnológicas (Nangate15, ASAP7) o diferentes condiciones de voltaje/temperatura (PVT) reentrenando únicamente la pequeña cabeza de regresión con solo 1,000 módulos.

4. Resultados Principales

El modelo fue evaluado en el benchmark VerilogEval, obteniendo resultados superiores a los estados del arte (como MasterRTL y CircuitFusion):

• Precisión de WNS: Logró una correlación de 0.91 con un error porcentual medio (MAPE) de solo 12%.
• Precisión de TNS: Logró una correlación de 0.97 con un MAPE de 16%.
• Eficiencia: Es más rápido que los métodos anteriores (ej. 323 segundos frente a los ~514 de MasterRTL).
• Robustez: El estudio de ablación confirmó que ambas etapas son necesarias: la Etapa 1 aporta el razonamiento lógico y la Etapa 2 aporta la precisión numérica mediante la comparación con diseños similares.

5. Significado e Impacto

TimingLLM representa un avance significativo en el diseño de hardware asistido por IA. Al permitir una estimación de tiempos casi instantánea y altamente precisa antes de la síntesis, reduce drásticamente los ciclos de iteración de los diseñadores. Además, su capacidad de adaptación rápida mediante el ajuste de una pequeña capa de regresión resuelve uno de los mayores problemas de la IA en hardware: la dependencia de bibliotecas tecnológicas específicas y costosas de obtener.