LIB-TRAP: Standard Cell Library Hardware Trojan Risk Assessment and Prevention

Riassunto Tecnico: LIB-TRAP: Valutazione del Rischio e Prevenzione dei Hardware Trojan nelle Librerie di Standard Cell

Problematica
Il modello di produzione di semiconduttori fabless, che separa la progettazione dell'IC dalla fabbricazione, introduce significativi rischi di sicurezza delegando la produzione a fonderie esterne. Mentre la ricerca esistente ha esplorato estensivamente la rilevazione e la mitigazione dei Hardware Trojan (HT), concentrandosi spesso su HT inseriti tra le standard cell o utilizzando l'analisi dei canali lateri (side-channel), esiste una lacuna critica nella valutazione delle vulnerabilità intrinseche alle librerie stesse di standard cell. Le attuali metodologie di rilevamento operano ampiamente sotto l'assunto che le librerie di standard cell fornite dalle fonderie siano affidabili e che i modelli di timing e potenza siano accurati. Questo articolo sostiene che, se una fonderia malevola controlla la libreria di standard cell, può integrare HT furtivi direttamente nei blocchi costruttivi fondamentali dei design digitali, rendendo inefficaci i metodi di rilevamento tradizionali.

Metodologia
Gli autori propongono un nuovo modello di minaccia, LIB-TRAP, in cui l'avversario è una fonderia nefasta che manipola la libreria di standard cell prima che raggiunga la casa di progettazione. La metodologia prevede tre fasi primarie:

1. Costruzione del Modello di Minaccia: La fonderia progetta un payload di HT (specificamente una cella buffer modificata per funzionare come una porta OR) che rientri nei vincoli geometrici ed elettrici di una standard cell.
2. Manomissione della Libreria e Caratterizzazione:
   • La fonderia crea una versione "disattivata" della cella infetta da HT cablando l'ingresso del trigger a un valore costante benigno (ad esempio, terra/ground). Ciò garantisce che la cella mantenga la sua funzionalità originale e le sue caratteristiche di I/O durante la fase di sintesi del design.
   • La fonderia ricaratterizza questa cella manomessa utilizzando strumenti EDA standard (Synopsys SiliconSmart per 32nm e OpenRoad/ngspice per Sky130nm) per generare file Liberty (.lib), LEF e GDSII accurati.
   • Al cliente viene fornita questa libreria manomessa. La casa di progettazione sintetizza il proprio netlist utilizzando queste celle, ignara del fatto che la libreria contenga HT dormienti.
3. Attivazione: Durante la fabbricazione, la fonderia sostituisce le istanze delle celle disattivate con controparti "attivate", collegando gli ingressi del trigger ai net vicini. Questo attiva il payload (ad esempio, forzando l'uscita a livello alto) senza alterare l'impronta fisica della cella o richiedere pin esterni.

Per valutare la furtività di questo attacco, gli autori hanno sintetizzato tre circuiti benchmark (AES-128, controller Ethernet e WISHBONE DMA) utilizzando sia librerie pulite che librerie infette da Trojan su tecnologie Synopsys 32nm e SkyWater 130nm. Hanno estratto feature a livello di design (conteggio celle, area, potenza dinamica/statica e timing slack) per addestrare classificatori di Machine Learning (ML) (Logistic Regression, SVM, Random Forest e DNN) per distinguere tra design infetti da Trojan e design privi di Trojan.

Contributi Chiave

• Nuovo Modello di Minaccia: Introduzione di un vettore di attacco HT basato sulle standard cell dove la libreria stessa è il vettore di compromissione, sfidando l'assunto di fiducia nelle librerie fornite dalla fonderia.
• Implementazione della Furtività: Dimostrazione di come gli HT possano essere integrati nelle celle buffer in modo tale che le varianti disattivate siano funzionalmente e parametricamente indistinguibili dalle celle benigne, anche sotto l'analisi della variazione di processo (PV).
• Valutazione Empirica: Caratterizzazione completa dell'attacco attraverso due nodi tecnologici (32nm e 130nm) e molteplici benchmark di design, quantificando gli overhead del design fisico.
• Analisi dei Limiti di Rilevamento: Test sistematico dei metodi di rilevamento convenzionali e basati su ML, rivelando la loro incapacità di identificare questa specifica classe di attacchi.

Risultati

• Overhead del Design Fisico: Le celle infette da HT sono state dimensionate per corrispondere alla forza di drive e all'area originale. I risultati sperimentali hanno mostrato un overhead minimo: gli aumenti di area sono variati da +1,6% a +6,7%, gli aumenti di potenza dinamica da +2,7% a +4,6%, mentre le variazioni di potenza statica sono state inferiori all'1%. Queste variazioni rientravano nei limiti di variazione di processo 3σ, rendendole statisticamente indistinguibili dal normale rumore di fabbricazione.
• Evasione dei Canali Lateri: Le celle disattivate hanno esibito caratteristiche di leakage e ritardo quasi identiche alle celle originali. Il meccanismo di trigger è stato progettato per rimanere dormiente, garantendo che i profili di potenza, i pattern di commutazione e i profili termici sotto i vettori di test standard fossero identici ai design privi di Trojan.
• Fallimento del Rilevamento ML: I classificatori ML addestrati su feature a livello di design hanno performato scarsi, con accuratezze di rilevamento comprese tra il 24% e il 40% e F1 score costantemente inferiori a 0,40. Ciò indica che il proposto vettore di attacco è efficacemente invisibile ai metodi di rilevamento che si affidano ai dati tradizionali del flusso di progettazione IC e all'estrazione di feature standard.

Significatività e Rivendicazioni
L'articolo sostiene che il modello LIB-TRAP espone un punto cieco critico nelle attuali pratiche di sicurezza hardware. Sfruttando la posizione privilegiata della fonderia nel controllo dello sviluppo della libreria di celle, gli attaccanti possono integrare HT nei blocchi costruttivi fondamentali senza introdurre variazioni rilevabili in potenza, area o timing. Gli autori affermano che il rilevamento tradizionale e quello basato su ML, che si affidano all'assunto di librerie affidabili e modelli golden accurati, sono insufficienti contro questa minaccia.

La significatività di questo lavoro risiede nella dimostrazione che anche gli algoritmi di rilevamento sofisticati falliscono quando la radice del design (la libreria di standard cell) è compromessa. Di conseguenza, gli autori sostengono che la progettazione sicura degli IC non può essere garantita senza strategie di validazione a monte, quali:

1. Utilizzare l'Analisi dei Canali Lateri (SCA) tramite tracciamento della potenza per catturare gli HT.
2. Eseguire il controllo di equivalenza tra gli schemi delle celle e i layout GDSII per rivelare incongruenze strutturali.
3. Ricaratterizzare indipendentemente le librerie di celle utilizzando strumenti fidati o modelli SPICE golden per esporre anomalie comportamentali.

L'articolo conclude che, senza tali rigorosi protocolli di verifica che comprendano sia l'analisi del design che la validazione fisica dei canali lateri, l'integrità dei design IC rimane vulnerabile a hardware Trojan basati sulle librerie e furtivi.