LIB-TRAP: Standard Cell Library Hardware Trojan Risk Assessment and Prevention

Resumen Técnico: LIB-TRAP: Evaluación de Riesgo y Prevención de Troyanos de Hardware en Librerías de Celdas Estándar

Planteamiento del Problema
El modelo de fabricación de semiconductores sin fábrica (fabless), que desacopla el diseño de circuitos integrados (IC) de la fabricación, introduce riesgos de seguridad significativos al subcontratar la producción a fundiciones externas. Mientras que la investigación existente ha explorado extensamente la detección y mitigación de Troyanos de Hardware (HT) —enfocándose a menudo en HT insertados entre celdas estándar o utilizando análisis de canales laterales— existe una brecha crítica en la evaluación de las vulnerabilidades inherentes a las propias librerías de celdas estándar. Las metodologías de detección actuales operan mayoritariamente bajo la suposición de que las librerías de celdas estándar proporcionadas por las fundiciones son confiables y que los modelos de tiempo/potencia son precisos. Este artículo postula que si una fundición maliciosa controla la librería de celdas estándar, puede incrustar HT sigilosos directamente en los bloques de construcción fundamentales de los diseños digitales, invalidando los métodos de detección tradicionales.

Metodología
Los autores proponen un modelo de amenaza novedoso, LIB-TRAP, donde el adversario es una fundición nefasta que manipula la librería de celdas estándar antes de que llegue a la casa de diseño. La metodología involucra tres etapas principales:

1. Construcción del Modelo de Amenaza: La fundición diseña una carga útil de HT (específicamente una celda buffer modificada para funcionar como una compuerta OR) que se ajuste a las restricciones geométricas y eléctricas de una celda estándar.
2. Manipulación y Caracterización de la Librería:
   • La fundición crea una versión "desactivada" de la celda infectada con HT mediante el cableado directo de la entrada de activación a un valor constante e inocuo (por ejemplo, tierra). Esto asegura que la celda conserve su funcionalidad original y sus características de E/S durante la fase de síntesis del diseño.
   • La fundición re-caracteriza esta celda desactivada utilizando herramientas de Automatización de Diseño Electrónico (EDA) estándar (Synopsys SiliconSmart para 32nm y OpenRoad/ngspice para Sky130nm) para generar archivos Liberty (.lib), LEF y GDSII precisos.
   • Se le proporciona al cliente esta librería manipulada. La casa de diseño sintetiza su netlist utilizando estas celdas, ignorando que la librería contiene HT latentes.
3. Activación: Durante la fabricación, la fundición reemplaza las instancias de las celdas desactivadas con contrapartes "activadas" conectando las entradas de activación a redes adyacentes. Esto activa la carga útil (por ejemplo, forzando una salida alta) sin alterar la huella física de la celda ni requerir pines externos.

Para evaluar la sigilosidad de este ataque, los autores sintetizaron tres circuitos de referencia (AES-128, controlador Ethernet y WISHBONE DMA) utilizando tanto librerías limpias como infectadas con Troyanos a través de las tecnologías Synopsys 32nm y SkyWater 130nm. Extrajeron características a nivel de diseño (conteo de celdas, área, potencia dinámica/estática y margen de tiempo o timing slack) para entrenar clasificadores de Aprendizaje Automático (ML) (Regresión Logística, SVM, Random Forest y DNN) para distinguir entre diseños infectados por Troyanos y diseños libres de Troyanos.

Contribuciones Clave

• Modelo de Amenaza Novedoso: Introducción de un vector de ataque de HT basado en celdas estándar donde la propia librería es el vector de compromiso, desafiando la suposición de confianza en las librerías proporcionadas por la fundición.
• Implementación de Sigilosidad: Demostración de cómo los HT pueden integrarse en celdas buffer de tal manera que las variantes desactivadas son funcional y paramétricamente indistinguibles de las celdas benignas, incluso bajo el análisis de variación de proceso (PV).
• Evaluación Empírica: Caracterización exhaustiva del ataque a través de dos nodos tecnológicos (32nm y 130nm) y múltiples diseños de referencia, cuantificando las sobrecargas de diseño físico.
• Análisis de Limitación de Detección: Pruebas sistemáticas de métodos de detección convencionales y basados en ML, revelando su incapacidad para identificar esta clase específica de ataques.

Resultados

• Sobrecarga de Diseño Físico: Las celdas infectadas con HT fueron dimensionadas para coincidir con la fuerza de conducción y el área originales. Los resultados experimentales mostraron una sobrecarga mínima: los incrementos de área oscilaron entre +1.6% y +6.7%, los incrementos de potencia dinámica entre +2.7% y +4.6%, y los cambios de potencia estática fueron menores al 1%. Estas variaciones se situaron dentro de los límites de variación de proceso de 3σ, lo que las hace estadísticamente indistinguibles del ruido normal de fabricación.
• Evasión de Canales Laterales: Las celdas desactivadas exhibieron características de fuga y retardo casi idénticas a las celdas originales. El mecanismo de activación fue diseñado para permanecer latente, asegurando que los perfiles de potencia, patrones de conmutación y perfiles térmicos bajo vectores de prueba estándar fueran idénticos a los de los diseños libres de Troyanos.
• Fallo de Detección por ML: Los clasificadores de ML entrenados con características a nivel de diseño funcionaron deficientemente, con precisiones de detección que oscilaron entre el 24% y el 40% y puntuaciones F1 consistentemente por debajo de 0.40. Esto indica que el vector de ataque propuesto es efectivamente invisible para los métodos de detección que dependen de los datos tradicionales del flujo de diseño y la extracción de características estándar.

Significancia y Reivindicaciones
El artículo afirma que el modelo LIB-TRAP expone un punto ciego crítico en las prácticas actuales de seguridad de hardware. Al explotar la posición privilegiada de la fundición en el control del desarrollo de la librería de celdas, los atacantes pueden integrar HT en los bloques de construcción fundamentales sin introducir variaciones detectables en potencia, área o tiempo. Los autores sostienen que la detección tradicional y basada en ML, que dependen de la suposición de librerías confiables y modelos dorados (golden models) precisos, son insuficientes contra esta amenaza.

La significancia de este trabajo radica en su demostración de que incluso los algoritmos de detección sofisticados fallan cuando la raíz del diseño (la librería de celdas estándar) está comprometida. En consecuencia, los autores argumentan que la integridad del diseño de IC no puede garantizarse sin estrategias de validación ascendentes, tales como:

1. El uso de Análisis de Canales Laterales (SCA) mediante el rastreo de potencia para capturar HT.
2. La realización de comprobación de equivalencia entre los esquemáticos de las celdas y los layouts GDSII para revelar inconsistencias estructurales.
3. La re-caracterización independiente de las librerías de celdas utilizando herramientas confiables o modelos SPICE dorados para exponer anomalías de comportamiento.

El artículo concluye que, sin estos protocolos de verificación rigurosos que abarquen tanto el análisis de diseño como la validación física de canales laterales, la integridad de los diseños de IC sigue siendo vulnerable a troyanos de hardware sigilosos basados en librerías.