LIB-TRAP: Standard Cell Library Hardware Trojan Risk Assessment and Prevention

Technische Samenvatting: LIB-TRAP: Risicobeoordeling en Preventie van Hardware Trojans in Standard Cell Libraries

Probleemstelling
Het fabless halfgeleiderproductiemodel, waarbij de IC-ontwerpcyclus wordt ontkoppeld van de fabricage, introduceer significante beveiligingsrisico's door de productie uit te besteden aan externe foundries. Terwijl bestaand onderzoek uitgebreid de detectie en mitigatie van Hardware Trojans (HT) heeft onderzocht—vaak gericht op HT's die tussen standard cells worden ingevoegd of gebruikmaken van side-channel analyse—is er een kritiek gat in de beoordeling van de kwetsbaarheden die inherent zijn aan de standard cell libraries zelf. Huidige detectiemethodologieën gaan grotendeels uit van de aanname dat standard cell libraries geleverd door foundries vertrouwd zijn en dat timing-/vermogensmodellen accuraat zijn. Dit artikel stelt dat als een kwaadwillende foundry de standard cell library controleert, zij stealthy HT's direct in de fundamentele bouwstenen van digitale ontwerpen kan inbedden, waardoor traditionele detectiemethoden ineffectief worden.

Methodologie
De auteurs stellen een nieuw dreigmodel voor, LIB-TRAP, waarbij de tegenstander een kwaadwillende foundry is die de standard cell library manipuleert voordat deze de design house bereikt. De methodologie omvat drie primaire fasen:

1. Constructie van het Dreigmodel: De foundry ontwerpt een HT-payload (specifiek een buffer cell die is aangepast om te functioneren als een OR-gate) die binnen de geometrische en elektrische beperkingen van een standard cell past.
2. Library Tampering en Karakterisering:
   • De foundry creëert een "gedeactiveerde" versie van de met HT geïnfecteerde cell door de trigger-input hard te bedraden met een constante onschuldige waarde (bijv. ground). Dit zorgt ervoor dat de cell zijn oorspronkelijke functionaliteit en I/O-kenmerken behoudt tijdens de design synthesis fase.
   • De foundry herkarakteriseert deze gedeactiveerde cell met behulp van standaard Electronic Design Automation (EDA) tools (Synopsys SiliconSmart voor 32nm en OpenRoad/ngspice voor Sky130nm) om accurate Liberty (.lib), LEF, en GDSII-bestanden te genereren.
   • De klant krijgt deze gemanipuleerde library geleverd. Het design house synthetiseert hun netlist met behruik van deze cells, onbewust van het feit dat de library HT's bevat die latent aanwezig zijn.
3. Activatie: Tijdens de fabricage vervangt de foundry de instanties van de gedeactiveerde cells door "geactiveerde" tegenhangers door de trigger-inputs te verbinden met naburige nets. Dit activeert de payload (bijv. het dwingen van een output naar hoog) zonder de fysieke footprint van de cell te wijzigen of externe pinnen te vereisen.

Om de stealthiness van dit aanvalscenario te evalueren, hebben de auteurs drie benchmark-circuits (AES-128, Ethernet controller, en WISHBONE DMA) gesynthetiseerd met zowel schone als met Trojan geïnfecteerde libraries over zowel Synopsys 32nm als SkyWater 130nm technologieën. Ze extraheerden design-level kenmerken (cell count, area, dynamic/static power, en timing slack) om Machine Learning (ML) classifiers (Logistic Regression, SVM, Random Forest, en DNN) te trainen om onderscheid te maken tussen met Trojan geïnfecteerde en Trojan-vrije ontwerpen.

Belangrijkste Bijdragen

• Nieuw Dreigmodel: Introductie van een standard cell-gebaseerd HT-aanvalsvector waarbij de library zelf de vector van compromittering is, wat de vertrouwensaanname in door foundry geleverde libraries uitdaagt.
• Stealth Implementatie: Demonstratie van hoe HT's in buffer cells kunnen worden geïntegreerd zodat de gedeactiveerde varianten functioneel en parametrisch ononderscheidbaar zijn van onschuldige cells, zelfs onder process variation (PV) analyse.
• Empirische Evaluatie: Uitgebreide karakterisering van de aanval over twee technologie-nodes (32nm en 130nm) en meerdere benchmark-ontwerpen, waarbij de fysieke design-overhead wordt gekwantificeerd.
• Detectiebeperking Analyse: Systematische testen van conventionele en ML-gebaseerde detectiemethoden, waarbij werd aangetoond dat zij niet in staat zijn om deze specifieke klasse van aanvallen te identificeren.

Resultaten

• Fysieke Design Overhead: De met HT geïnfecteerde cells werden geschaald om overeen te komen met de oorspronkelijke drive strength en area. Experimentele resultaten toonden minimale overhead: de toename in area varieerde van +1.6% tot +6.7%, de toename in dynamic power van +2.7% tot +4.6%, en de veranderingen in static power waren minder dan 1%. Deze variaties vielen binnen de 3σ process variation bounds, waardoor ze statistisch ononderscheidbaar waren van normale fabricage-ruis.
• Side-Channel Evasie: De gedeactiveerde cells vertoonden leakage en delay kenmerken die bijna identiek waren aan de originele cells. Het trigger-mechanisme werd zo ontworpen dat het latent bleef, waardoor de power traces, schakelpatronen en thermische profielen onder standaard testvectoren identiek waren aan Trojan-vrije ontwerpen.
• ML Detectie Falen: De ML-classifiers getraind op design-level kenmerken presteerden slecht, met detectienauwkeurigheden variërend tussen 24% en 40% en F1-scores consistent onder de 0.40. Dit geeft aan dat de voorgestelde aanvalsvector effectief onzichtbaar is voor detectiemethoden die vertrouwen op traditionele IC design flow data en standaard feature extractie.

Betekenis en Claims
Het artikel claimt dat het LIB-TRAP model een kritiek blinde vlek blootlegt in de huidige hardware security praktijken. Door de geprivilegieerde positie van de foundry te exploiteren waarbij zij de controle heeft over de ontwikkeling van de cell library, kunnen aanvallers HT's integreren in fundamentele bouwstenen zonder detecteerbare variaties in power, area of timing te introduceren. De auteurs stellen dat traditionele simulatie en ML-gebaseerde detectie, die uitgaan van de aanname van vertrouwde libraries en accurate golden modellen, onvoldoende zijn tegen deze dreiging.

De betekenis van dit werk ligt in de demonstratie dat zelfs geavanceerde detectie-algoritmen falen wanneer de kern van het ontwerp (de standard cell library) gecompromitteerd is. Bijgevolg argumenteren de auteurs dat veilig IC-ontwerp niet gegarandeerd kan worden zonder upstream validatiestrategieën, zoals:

1. Het gebruik van Side-Channel Analyse (SCA) via power tracing om HT's te vangen.
2. Het uitvoeren van equivalence checking tussen cell-schematica en GDSII layouts om structurele inconsistenties te onthullen.
3. Het onafhankelijk herkarakteriseren van cell libraries met behulp van vertrouwde tools of golden SPICE modellen om gedragsafwijkingen bloot te leggen.

Het artikel concludeert dat zonder dergelijke rigoureuze verificatieprotocollen die zowel design-analyse als fysieke side-channel validatie omvatten, de integriteit van IC-ontwerpen kwetsbaar blijft voor stealthy, library-gebaseerde hardware Trojans.