A simple universal routing strategy for reducing the connectivity requirements of quantum LDPC codes

Sintesi Tecnica: Una Semplice Strategia di Routing Universale per Ridurre i Requisiti di Connettività dei Codici Quantum LDPC

Definizione del Problema
I codici Quantum Low-Density Parity-Check (qLDPC) offrono una riduzione dell'overhead per la correzione degli errori quantistici rispetto ai codici di superficie, ma tipicamente richiedono una connettività densa e a lungo raggio tra i qubit di dati e quelli ancilla. Questo requisito pone una sfida significativa per l'implementazione hardware, in particolare nei processori superconduttori dove ogni gate a lungo raggio necessita di un accoppiatore fisico, aumenta il crosstalk, degrada la fedeltà e complica la calibrazione. Sebbene siano state proposte strategie come i "circuiti morphing" o approcci "mid-cycle" per ridurre la connettività per codici specifici, è necessaria una strategia universale che riduca sistematicamente le connessioni a lungo raggio senza alterare fondamentalmente la struttura del codice o sacrificare la distanza a livello di circuito.

Metodologia
Gli autori propongono una strategia di misurazione del sindrome basata sul routing che sfrutta le proprietà topologiche intrinseche dei codici quantistici. L'osservazione fondamentale è che in molti codici quantistici (inclusi i codoli di superficie e i codici Bivariate Bicycle [BB]), i qubit ancilla X e Z formano cicli brevi (specificamente cicli di lunghezza 4) con i qubit di dati.

La metodologia prevede i seguenti passaggi:

1. Misurazione Sequenziale: Il circuito di estrazione del sindrome è strutturato per misurare i stabilizzatori X e Z sequenzialmente (pattern $C_X C_Z C_X C_Z \dots$) anziché simultaneamente.
2. Routing dell'Ancilla: Quando una connessione diretta tra un qubit di dato e il suo ancilla target viene rimossa, l'informazione viene instradata attraverso un qubit ancilla adiacente di tipo opposto. Ad esempio, per misurare uno stabilizzatore Z dove manca un collegamento diretto con un ancilla Z, l'informazione di parità viene trasferita attraverso un vicino ancilla X.
3. Costruzione del Circuito: Questo routing è implementato utilizzando strati aggiuntivi di gate CNOT. Nello specifico, gli autori dimostrano che rimuovere una connessione richiede l'aggiunta di un "detour" (una deviazione) attraverso i restanti tre bordi del ciclo, sostituendo efficacemente un gate diretto con una sequenza di gate che trasferisce e poi disaccoppia l'informazione.
4. Applicazione ai Codici BB: Per i codici Bivariate Bicycle, che presentano layout traslazionalmente invarianti con stabilizzatori di peso 6, gli autori identificano specifici cicli di lunghezza 4 formati da coppie di ancilla X e Z e due qubit di dati. Identificano sistematicamente la rimozione di una connessione a lungo raggio per ogni ciclo. Vengono esplorate due configurazioni:
   • Circuito Three-quarters LR: Rimuove un accoppiatore a lungo raggio solo dagli stabilizzatori Z (mantenendo il 75% delle connessioni a lungo raggio).
   • Circuito Half LR: Rimuove un accoppiatore a lungo raggio sia dagli stabilizzatori X che da quelli Z (mantenendo il 50% delle connessioni a lungo raggio).

Contributi Chiave

• Strategia di Routing Universale: Il documento introduce un metodo generale applicabile a diversi codici quantistici che riduce i requisiti di connettività sfruttando i cicli brevi tra gli ancilla X e Z.
• Riduzione della Connettività nei Codici BB: Per i codici BB, la strategia riesce a rimuovere fino al 50% delle connessioni a lungo raggio. Nella configurazione "half LR", il requisito di connettività è ridotto a quattro connessioni locali e una connessione a lungo raggio per qubit.
• Adattamento ai Codici di Superficie: Il metodo è applicato ai codici di superficie ruotati, ottenendo un requisito di connettività di grado 3 (reticolo esagonale) paragonabile all'approccio "mid-cycle" di McEwen et al., ma derivato da un meccanismo di routing distinto.
• Preservazione della Distanza a Livello di Circuito: Attraverso simulazioni numeriche, gli autori dimostrano che, nonostante l'aumento della profondità del circuito, la distanza a livello di circuito è ampiamente preservata. Le pendenze dei tassi di errore logico indicano che la distanza a livello di circuito corrisponde alla distanza del codice.

Risultati

• Codici di Superficie: L'approccio di routing ottiene una connettività di grado 3. Sebbene i tassi di errore logico siano leggermente superiori rispetto al circuito convenzionale a 4 strati e all'approccio mid-cycle (a causa dell'aumento della profondità da 4 a 10 strati di CNOT), la distanza del codice è preservata.
• Codici BB:
  • Simulazioni utilizzando il modello di errore SI1000 mostrano che il circuito "half LR" (16 strati CNOT) e il circuito "three-quarters LR" (14 strati CNOT) mantengono distanze a livello di circuito comparabili all'originale implementazione IBM (7 strati CNOT).
  • A un tasso di errore fisico di $10^{-3}$, i tassi di errore logico dei circuiti di routing sono circa dieci volte più alti rispetto all'implementazione originale IBM. Gli autori attribuiscono ciò all'aumento della profondità del circuito (14–16 strati rispetto a 7).
  • Tuttavia, il compromesso è l'eliminazione di fino al 50% degli accoppiatori a lungo raggio.
• Performance del Decoder: Gli autori notano che l'uso dei risultati di misurazione dell'ancilla X come detector aggiuntivi (flag qubits) non ha migliorato le prestazioni con il decoder Minimum Weight Perfect Matching (MWMW) e le ha leggermente degradate, portandoli a escludere questi dati dai loro risultati primari.

Significato e Rivendicazioni
Il documento sostiene che questa strategia di routing offre una via pratica per implementare i codici qLDPC su hardware con vincoli di connettività stretti, come i processori superconduttori. Il significato primario risiede nel compromesso: il metodo scambia una maggiore profondità del circuito con ridotti requisiti di connettività hardware.

Gli autori sostengono che se l'implementazione di connessioni dense a lungo raggio si rivelasse più problematica della gestione dei tassi di errore fisico associati a meno connessioni (a causa di crosstalk e complessità di calibrazione), il loro schema sarebbe preferibile. Suggeriscono che man mano che i tempi di coerenza dei qubit migliorano, la penalità dellata profondità del circuito potrebbe diventare meno significativa, rendendo le architetture a connettività ridotta sempre più vantaggiose. Il lavoro è presentato come un passo verso l'abilitazione di dimostrazioni qLDPC su hardware attuale e near-term, rilassando i rigorosi requisiti di connettività che ne ostacolano attualmente l'implementazione.