A simple universal routing strategy for reducing the connectivity requirements of quantum LDPC codes

技術要約：量子LDPC符号の接続要件を削減するための単純かつ汎用的なルーティング戦略

問題提起
量子低密度パリティ検査（qLDPC）符号は、表面符号と比較してオーバーヘッドを削減できる一方で、通常、データ量子ビットとアンシラ量子ビットの間に高密度かつ長距離の接続を必要とします。この要件は、ハードウェア実装、特に各長距離ゲートが物理的なカプラーを必要とし、クロストークを増加させ、忠実度を低下させ、キャリブレーションを複雑にする超伝導プロセッサにおいて大きな課題となります。「モーフィング回路（morphing circuits）」や「ミッドサイクル（mid-cycle）」のアプローチが特定の符号のために提案されていますが、符号の構造を根本的に変えたり回路レベルの距離を犠牲にしたりすることなく、長距離接続を系統的に削減する汎用的な戦略が必要です。

手法
著者らは、量子符号の固有のトポロジカルな特性を利用した、ルーティングベースのシンドローム測定戦略を提案しています。核心となる観察は、多くの量子符号（表面符号やBivariate Bicycle (BB) 符号を含む）において、XおよびZアンシラ量子ビットがデータ量子ビットと短いループ（具体的には長さ4のループ）を形成していることです。

本手法の手順は以下の通りです：

1. 逐次測定： シンドローム抽出回路を、同時ではなく、XおよびZのスタビライザーを逐次的に（パターン $C_X C_Z C_X C_Z \dots$ で）測定するように構成します。
2. アンシラ・ルーティング： データ量子ビットとターゲットとなるアンシラ間の直接の接続が取り除かれた場合、その情報は隣接する反対のタイプのアンシラ量子ビットを経由してルーティングされます。例えば、Zスタビライザーを測定する際に、Zアンシラへの直接のリンクが欠落している場合、パリティ情報は近くのXアンシラを経由して転送されます。
3. 回路構築： このルーティングは、追加のCNOT層を用いて実装されます。具体的には、接続の削除には、ループの残りの3つのエッジを経由する「迂回（detour）」を追加する必要があることを著者らは示しており、これは1つの直接的なゲートを、情報を転送してからデカップリングする一連のゲートのシーケンスに置き換えることに相当します。
4. BB符号への適用： 重み6のスタビライザーを持つ並進不変なレイアウトを特徴とするBivariate Bicycle (BB) 符号に対して、著者らはXおよびZのアンシラと2つのデータ量子ビットのペアによって形成される長さ4のループを特定しました。彼らは、ループごとに1つの長距離接続を系統的に削除します。2つの構成が検討されました：
   • 3/4 長距離（LR）回路： Zスタビライザーのみから長距離カプラーを削除します（長距離接続の75%を保持）。
   • 1/2 長距離（LR）回路： XおよびZの両方のスタビライザーから長距離カプラーを削除します（長距離接続の50%を保持）。

主な貢献

• 汎用ルーティング戦略： 本論文は、XおよびZアンシラの間の短いループを利用することで、多様な量子符号に適用可能な、接続要件を削減する一般的な手法を導入しています。
• BB符号における接続削減： BB符号において、本戦略は最大50%の長距離接続の削除に成功しました。「1/2 LR」構成では、接続要件は、1量子ビットあたり4つのローカル接続と1つの長距離接続にまで削減されます。
• 表面符号への適応： 本手法は回転表面符号にも適用され、McEwenらによる「ミッドサイクル」アプローチと同様の次数3の接続要件（六角格子）を達成していますが、これは異なるルーティングメカニズムを通じて導出されています。
• 回路レベルの距離の保持： 数値シミュレーションを通じて、回路の深さが増加しているにもかかわらず、回路レベルの距離が概ね保持されていることを著者らは示しています。論理エラー率の傾きは、回路レベルの距離が符号距離と一致していることを示しています。

結果

• 表面符号： ルーティングアプローチは次数3の接続を実現します。回路の深さ（10層のCNOT層 vs 4層または8層）が増加するため、論理エラー率は従来の4層回路やミッドサイクルアプローチよりもわずかに高くなりますが、符号距離は保持されます。
• BB符号：
  • SI1000エラーモデルを用いたシミュレーションでは、「1/2 LR」回路（16層のCNOT層）および「3/4 LR」回路（14層のCNOT層）が、元のIBMの実装（7層のCNOT層）と同等の回路レベルの距離を維持しています。
  • 物理エラー率が $10^{-3}$ のとき、ルーティング回路の論理エラー率は、元のIBM実装よりも約10倍高くなります。著者らは、これを回路の深さの増加（14–16層 vs 7層）に起因すると考えています。
  • しかし、このトレードオフとして、最大50%の長距離カプラーの排除が可能になります。
• デコーダの性能： 著者らは、Xアンシラの測定結果を追加の検出器（フラグ量子ビット）として使用しても、最小重み完全マッチング（MWPM）デコーダの性能は向上せず、むしろわずかに低下したため、主要な結果からはこのデータを除外したと述べています。

意義と主張
本論文は、このルーティング戦略が、超伝導プロセッサのような厳格な接続制約を持つハードウェア上で量子LDPC符号を実装するための実用的な経路を提供すると主張しています。主な意義はトレードオフにあります：本手法は、回路の深さを増大させることで、ハードウェアの接続要件を削減します。

著者らは、高密度の長距離接続の実装が、少ない接続に伴う物理的エラー率（クロストークやキャリブレーションの複雑さによるもの）の管理よりも困難であるならば、彼らのスキームの方が好ましいと主張しています。量子コヒーレンス時間が向上するにつれ、回路の深さの増加によるペナルティは重要性が低くなり、低接続アーキテクチャがますます有利になると彼らは示唆しています。本研究は、現在および近未来のハードウェアにおけるqLDPCのデモンストレーションを阻んでいる厳格な接続要件を緩和することで、その実装を可能にするためのステップとして提示されています。