論文要約：検証可能なベンチマーク回路を用いた量子誤差軽減バイアスの低減

1. 背景と課題 (Problem)

現在の量子コンピュータは、誤り訂正が実用化される前の「ノイズあり中規模量子（NISQ）」時代にあります。この時代において、量子誤差軽減（QEM: Quantum Error Mitigation）技術は、誤り訂正なしで計算精度を向上させるための重要な手法です。
しかし、既存の QEM 手法（特にゼロノイズ外挿法：ZNE など）には以下のような課題があります。

• バイアスと分散のトレードオフ: 誤差を軽減すると、推定値の分散（ばらつき）が増大する傾向があります。
• 残留バイアス: 誤差軽減を行っても、推定値には依然として系統的な誤差（バイアス）が残存しており、これが計算結果の信頼性を損なう要因となっています。
• スケーラビリティ: 既存のバイアス補正手法は、大規模回路や特定のハードウェアに依存しすぎている、あるいは過剰なオーバーヘッドを伴うものが多いです。

本研究は、これらの「残留バイアス」を低減し、より高精度な期待値推定を実現する手法を提案するものです。

2. 提案手法 (Methodology)

2.1. 検証可能なベンチマーク回路の構築

著者らは、アプリケーション回路（計算したい回路）の構造とノイズプロファイルを模倣しつつ、古典的に検証可能な期待値（通常は 1 または -1）を持つ「ベンチマーク回路」を構築する手法を提案しました。
ベンチマーク回路 $B$ は以下の条件を満たす必要があります。

1. 構造の同一性: アプリケーション回路 $A$ と同じネイティブゲート列と測定順序を持つ（ただし、等価な誤差を持つゲートに置き換える）。
2. 古典的検証性: 測定結果が古典的に効率的に決定可能である（例：クラフォード回路など）。
3. 既知の期待値: 対象とする観測量 $O$ に対する真の期待値 $\langle O \rangle_{\text{exact}}$ が 1（または -1）である。

2.2. バイアス軽減アルゴリズム

ベンチマーク回路を用いて、誤差軽減後の期待値のバイアスを推定・補正します。

• アプリケーション回路 $A$ とベンチマーク回路 $B$ に対して、同じ誤差軽減手法（例：ZNE）を適用します。
• ベンチマーク回路の真の値は既知（1）であるため、誤差軽減後の値 $\langle O \rangle_{\text{QEM}}^B$ と 1 の差から、その誤差軽減手法が持つバイアス $b_B$ を推定できます。
• アプリケーション回路のバイアス $b_A$ とベンチマークのバイアス $b_B$ は、回路構造が類似しているため近似できると仮定し、以下の式でバイアス軽減後の値 $\langle O \rangle_{\text{b-mit}}^A$ を算出します。
  $$\langle O \rangle_{\text{b-mit}}^A \approx \frac{\langle O \rangle_{\text{QEM}}^A}{\langle O \rangle_{\text{QEM}}^B}$$
  これにより、バイアスが $O(p^m)$ から $O(p^{2m})$ のオーダーに減少することが理論的に示されました。

2.3. ベンチマークノイズ・ゼロノイズ外挿法 (bnZNE)

従来の ZNE は、ノイズ増幅率（ゲート数倍率）$r$ を横軸として外挿しますが、本研究では「ベンチマーク回路から推定した実効ノイズレベル $\epsilon(r)$」を横軸として用いる新しい手法 bnZNE を提案しました。

• 各ノイズ増幅レベルでベンチマーク回路を実行し、測定誤り率を直接推定します。
• この実効ノイズレベルを用いて外挿を行うことで、より正確なノイズフリー値の推定が可能になります。

2.4. ベンチマーク回路生成の 2 つの手法

1. ハードウェア非依存型: 任意のゲートセットに対応可能。パウリ回転ゲートを用いて回路を構成し、最後に補正層を追加して期待値を 1 にします。単一量子ビットゲートのオーバーヘッドが生じる場合があります。
2. ハードウェア特化型（IBM 向け）: IBM の超伝導デバイス（Heron アーキテクチャ）のネイティブゲートセット（CZ, RZ, X, $\sqrt{X}$）に特化。$\sqrt{X}$ を $X$ に置き換えるなどの簡易な置換で、ゲートオーバーヘッドゼロでベンチマーク回路を生成できます。

3. 主要な成果 (Key Results)

3.1. 数値シミュレーション結果

• 10 量子ビットの古典的ノイズシミュレーション（デポラライジングノイズモデル）において、2 次元キックド・イジングモデルとハイゼンベルグモデルをシミュレートしました。
• 提案したバイアス軽減法（b-mit ZNE）を適用した結果、従来の ZNE に比べてバイアスがほぼ完全に除去され、 Fidelty（忠実度）が 1 に収束することが確認されました。

3.2. 実験結果（IBM 量子ハードウェア）

• デバイス: IBM の 156 量子ビット超伝導デバイス ibm_fez を使用。
• 規模: 100 量子ビットの 1 次元キックド・イジングチェーンのハミルトニアンシミュレーション。
• 観測量: 単一サイト磁化 $\langle Z_i \rangle$ と、2 量子ビット間の相関 $\langle Z_i Z_j \rangle$。
• 結果:
  • bnZNE の優位性: 従来の ZNE に比べ、bnZNE は平均忠実度の向上と RMSE（二乗平均平方根誤差）の低減を達成しました。
  • バイアス軽減の効果: bnZNE にさらにバイアス軽減を適用（b-mit bnZNE）することで、分散（ばらつき）がさらに低減され、特に長距離相関の回復において顕著な改善が見られました。
  • 100 量子ビットでの実証: 最大 2000 個のエンタングルメントゲートを含む回路において、最大 15% の忠実度向上を達成しました。
  • ハードウェア欠陥の検出: ベンチマーク回路の測定結果を用いることで、ハードウェア上の問題のある量子ビット（ノイズの大きい部位）を特定できることも示されました。

4. 貢献と意義 (Contributions & Significance)

1. 低コストなバイアス低減: 既存のバイアス補正手法に比べ、追加の回路深さや複雑な古典処理を必要とせず、回路実行回数を 2 倍にするだけで大幅な精度向上を実現しました。
2. 汎用性とモジュール性: 提案手法は特定の誤差軽減アルゴリズムやハードウェアに依存せず、ベンチマーク回路生成法を差し替えることで任意の環境に適用可能です。
3. 実用規模での有効性: 100 量子ビット規模の実機実験において、理論的なバイアス低減効果が実証されました。これは、NISQ 時代の「実用性（Utility）」を高めるための重要なステップです。
4. ソフトウェアの公開: 本研究で用いた手法を実装したソフトウェアパッケージとデータを公開しており、コミュニティへの貢献が期待されます。

5. 結論

本研究は、検証可能なベンチマーク回路を用いることで、量子誤差軽減手法に残存する系統的バイアスを効果的に低減する新しい枠組みを確立しました。特に、bnZNE とバイアス軽減の組み合わせは、大規模量子回路における計算精度を向上させる有望なアプローチであり、将来の量子優位性の実現に向けた重要な技術的基盤を提供します。