技術要約：回路設計に基づいた適応型変分量子アルゴリズム

問題提起

NISQ（Noisy Intermediate-Scale Quantum）時代において、量子アルゴリズムの信頼性の高い実行は、デコヒーレンス、ゲートエラー、および制限された量子ビット結合性に大きく制約されています。変分量子アルゴリズム（VQA）は、量子化学、流体力学、および最適化問題の解決に向けた有力なハイブリッド・アプローチとして台頭しています。しかし、標準的なVQAは、しばしば深い回路の深さと高い測定オーバーヘッドに悩まされます。

具体的には、適応型VQA（ADAPT-VQEなど）は、定義された候補プールからゲートを反復的に選択することで、変分アンサンブル（ansatz）を構築します。これらの手法における決定的なボトルネックは、各イテレーションにおいて、候補プール内のすべての候補ゲートに対してコスト関数またはその勾配を評価するために必要な測定オーバーヘッドです。システムサイズが増大するにつれ、この候補プールのサイズは通常、線形または二次的にスケールするため、評価プロセスはリソース集約的となり、現在のハードウェア上では実行不可能になることさえあります。さらに、固定レイヤーのアンサンブルは、過度な深さを伴わずに複雑な基底状態を正確に表現するための表現力が不足していることがよくあります。

手法

著者らは、ハードウェアの制約と特定の回路設計原理を統合することで、候補ゲートプールのサイズを縮小し、その結果として測定オーバーヘッドを削減する回路設計情報に基づく適応型変分フレームワークを提案しています。

1. ハダマードテスト（HT）制約アーキテクチャ

本フレームワークは、**ハダマードテスト（Hadamard test; HT）**回路設計に基づいています。著者らは、HT回路に固有の構造的制約を活用しています。

• アンシラ・レジスタ相関： 単一のアンシラ制御 $X$ ゲートが、アンシラとレジスタの間の相関を確立します。
• レジスタ内制御： 後続のレイヤーは、レジスタ内の制御回転のみで構成されます。
• 制御量子ビットの制限： 定義的な制約として、新しいゲートの制御量子ビットは、以前に回路内でターゲットとして作用したものでなければなりません。これは、低深度の構築を容易にする、HTと互換性のある特定の回路構造を強制します。

2. 制約付きゲートプール ($O_{pool}$)

候補ゲートのプールは、以下の3つの特定の制約に基づいて動的に枝刈りされます。

• ハードウェア結合性： 非隣接量子ビットに作用するゲートは、デバイスの物理的な結合性（例：リングトポロジーにおける最近傍）に基づいて除外されます。
• HT互換性： 制御操作は、その制御量子ビットが先行するイテレーションにおいて、単一または二量子ビットゲートによって既に作用を受けた場合にのみ受け入れられます。これにより、HTの構造的要件に違反するゲートの包含を防ぎます。
• 非冗長性： 同一の量子ビットに対して同じプリミティブ操作を即座に繰り返すことになるゲートは、プールから一時的に取り除かれます。これらは、関連する量子ビットに介入操作が行われた後にのみ、再びプールに復帰します。

3. 適応型アルゴリズム

本アルゴリズム（Algorithm 1）は、アンサンブルを反復的に構築します。

• 選択基準： 各イテレーション $k$ において、アルゴリズムは制約付き $O_{pool}$ 内の候補を、最小コスト基準（コスト関数を最小化するゲートを選択）または最大勾配基準（ゼロにおけるコスト関数の勾配が最大となるゲートを選択）を用いて評価します。
• 成長戦略： 単一のゲートを追加する代わりに、アルゴリズムは成績上位の $m$ 個のゲートを一時的に付加します。新しいコスト $C'_k$ を評価し、もしコストが減少する場合（または最小コスト法において緩和された許容基準を満たす場合）、それらのゲートを保持し、すべてのパラメータを再最適化します。もしそうでなければ、ゲートを追加せずにパラメータを再最適化し、不必要な回路の増大を防ぎます。

主な貢献

1. 測定オーバーヘッドの系統的な削減： 回路設計の制約（特にHT互換性）を組み込むことが、候補ゲートプールのサイズのスケールを根本的に変化させることを本論文は示しています。
   • 最初のイテレーションにおいて、プールサイズのスケールは、制約のない手法における**線形（または二次）から、結合性に応じて制約付き手法における定数（または線形）**へと減少します。
   • 後続のイテレーションにおいて、プールサイズは緩やかに成長しますが、その最大値の**75%**未満に留まります。
2. リソース効率： 著者らは、制約のない適応型手法と比較して、必要な測定リソースが少なくとも25%、最大で**50%〜55%**削減されることを定量化しています。
3. 表現力豊かな低深度アンサンブル： 本フレームワークは、固定レイヤーのHTアンサンブルよりも表現力が高く、より少ないゲートで高い忠実度を実現する、問題固有の非構造化ゲートシーケンスを生成します。

結果

提案されたフレームワークは、非線形性強度（$g$）およびシステムサイズ（$n=3, 4, 5$ 量子ビット）を変えた非線形シュレディンガー方程式（NLSE）の基底状態問題を用いてテストされました。

• 固定レイヤーの限界： 事前定義されたレイヤー構造を持つHTアンサンブル（構成AおよびB）は、システムサイズや非線形性に関わらず、レイヤー数を増やしても50%〜93%の忠実度しか達成できず、不十分であることが判明しました。
• 適応型フレームワークの性能：
  • 忠実度： 制約付き適応型アルゴリズムは、$g=250$ で >95% の忠実度、$g=750$ で >99% の忠実度を、テストされたすべてのシステムサイズにおいて構築することに成功しました。
  • ゲート効率： 適応型アプローチは、レイヤー型のアプローチと比較して、著しく少ないゲート数でこれらの高い忠実度を達成しました。生成された回路は浅く、コンパクトでした。
  • 安定性： アルゴリズムは、既存のパラメータを再最適化することで、ゲートを追加することなく不完全性を低減できる（緩和された許容ルーチンによって管理される機能）ことにより、不必要なアンサンブルの増大を回避し、安定性を示しました。
• プールのスケール： プルサイズの進化に関する分析により、制約がプールサイズを理論上の最大値の約75%に効果的に抑え込んでいることが確認され、測定オーバーヘッドの削減という主張が検証されました。

意義と主張

本論文は、アルゴリズムのフレームワークは、ハードウェアへの意識（hardware-awareness）や問題固有の構造とともに、回路設計の制約を系統的に統合しなければならないと主張しています。

著者らは以下を強調しています。

• 回路設計の制約は、単なる構造的な好みの問題ではなく、リソース効率の高い計算にとって極めて重要であること。
• ハダマードテストのアーキテクチャに焦点を当てることで、適応型アルゴリズムにおける繰り返しの評価に伴う測定オーバーヘッドを系統的に削減できること。
• 提案された手法は、表現力、学習可能性（trainability）、および実装可能性のバランスをとった「リソースに優しい」戦略を提供し、現在の、あるいは近い将来の量子ハードウェア上でNLSEのような複雑な問題を解くための実行可能な道筋を示すものであること。

結論として、制約のない手法は理論的には同様のアンサンブルを生成できる可能性がありますが、その手法における拡大された候補プールをスクリーニングするための測定コストは極めて高く、実行不可能です。制約付きのアプローチは、高忠実度の解を大幅に低いリソース要求で達成するための、系統的なルートを提供します。