기술 요약: 비클리포드(Non-Clifford) 표면 코드 회로를 위한 컨트롤러-디코더 시스템 요구사항

문제 정의

양자 오류 정정(QEC)은 양자 우위를 달리는 주요 경로로 널리 간주되고 있다. 결함 허용(Fault-Tolerant, FT) 클리포드 회로를 시연하고 큐비트 수명을 연장하는 데 상당한 진전이 있었으나, 범용 양자 계산에 필수적인 비클리포드 회로를 실행하는 데에는 여전히 중대한 격차가 존재한다.

비클리포드 회로(예: 쇼어 알고리즘)의 실행은 클리포드 전용 회로에는 없는 근본적인 제약을 도입한다: 바로 **디코딩 의존적 피드포워드(decoding-dependent feed-forward)**이다. 측정 결과가 가상적으로 파울리 프레임(Pauli frame)을 통해 추적될 수 있는 클리포드 연산과 달리, 비클리포드 게이트(예: T-게이트)는 실시간 디코딩 결과에 기반한 물리적 교정을 필요로 하는 경우가 많다. 이는 다음을 수행할 수 있는 컨트롤러-디코더 시스템(CDS)을 필요로 한다:

1. 실시간으로 신드롬 데이터를 처리함.
2. 디코딩 의존적 결정(분기)을 내림.
3. 논리 큐비트가 과도하게 유휴 상태(idle)가 되어 오류가 누적되는 것을 방지하기 위해 엄격한 레이턴시 예산 내에서 피드포워드 게이트를 실행함.

본 연구 이전에는 비클리포드 QEC 회로를 성공적으로 실행하기 위한 구체적인 시스템 수준 요구사항(레이턴시, 처리량, 자원 할당)을 명시하는 포괄적인 엔드 투 엔드(end-to-end) 분석이 부족했다.

방법론

저자들은 대표적인 비클리포드 회로인 21의 소인수 분해를 위한 쇼어 알고리즘을 바탕으로 엔드 투 엔드 분석을 수행한다. 방법론은 네 가지 서로 다른 추상화 수준을 거친다:

1. 논리적 수준에서 표면 수준으로의 매핑:

   • 논리 회로를 고유 게이트 세트(클리포드 게이트, 격자 수술(lattice surgery), 매직 상태 준비)를 사용하는 표면 코드 호환 회로로 변환한다.
   • 회로는 2D 그리드 상에 인접 이웃 연결성(nearest-neighbor connectivity)을 가진 18개의 표면(컴퓨테이션용 5개, 보조용 13개)을 포함하는 표면 수준 구현으로 컴파일된다.
   • 회로에는 비클리포드 연산에 대응하는 13개의 디코딩 작업이 포함되며, 최대 4개의 동시 작업에 대한 병렬 처리 요구사항이 존재한다.

2. 물리적 수준 시뮬레이션:

   • 표면 수준 회로는 표면 코드를 위한 특정 컴파일 로직을 처리하도록 확장된 stim 시뮬레이터를 사용하여 물리적 수준 회로로 컴파일된다.
   • 비클리포드 게이트에 대한 stim의 한계를 해결하기 위해, 저자들은 T-게이트 대신 S-게이트(클리포드)를, |T⟩-상태 주입 대신 |S⟩-상태 주입을 사용하여 회로를 시뮬레이션한다. 비-FT 매직 상태 초기화의 오류 기여도는 별도로 추론하여 전체 오류 예산에 합산된다.
   • 시뮬레이션은 물리적 오류율($P_{phys}$) 0.1% 및 0.3%, 그리고 코드 거리($d$) 3에서 9 범위에 대해 실행된다.

3. 오류 예산 분석:

   • 전체 논리적 오류는 FT 게이트의 기여(거리 $d$에 따라 지수적으로 스케일링됨)와 매직 상태 초기화의 기여(주입 방식의 경우 거리와 무관함)를 합산하여 추정한다.
   • 목표 논리적 오류는 올바른 소인수 분해 결과의 통계적 우위를 유지하기 위해 **8.6%**로 설정된다.

4. 디코딩 및 레이턴시 모델링:

   • 회로는 13개의 별도 디코딩 작업으로 분해된다.
   • 저자들은 CDS 레이턴시(마지막 측정 시점부터 의존적인 피드포워드 게이트 실행 시점까지의 시간)를 모델링한다.
   • 레이턴시 지연으로 인해 발생하는 추가적인 논리적 오류($P_{delay}$)를 유휴 스테빌라이저 라운드 수의 함수로 계산한다.

주요 결과

1. 성공적인 실행을 위한 하드웨어 요구사항

• 물리적 오류율: **0.1%**의 물리적 오류율이 필요하다. 0.3%에서는 코드 거리와 관계없이 회로가 임계치를 충족하지 못한다.
• 코드 거리: 코드 거리 $d=5$면 충분하다. $d$를 5 이상으로 높이는 것은 주입 방식에 의한 비-FT 매직 상태 초기화가 오류 예산을 지배하기 때문에 수확 체감의 법칙(diminishing returns)이 나타난다.
• 큐비트 수: 회로 실행을 위해 약 1,000개의 물리적 큐비트(구체적으로 $d=5$일 때 1,015개)면 충분하다.
• 실행 시간: 초전도 하드웨어에서 회로의 단일 샷(single shot) 실행에는 약 100–350 µs가 소요된다.

2. 컨트롤러-디코더 시스템(CDS) 레이턴시

• 레이턴시 예산: 폐쇄 루프 레이턴시(컨트롤러 + 디코더 + 통신)는 수십 마이크로초(µs) 이내로 유지되어야 한다.
• 오류 영향: $d=5$ 및 $P_{phys}=0.1\%$인 회로에서, 최대 50 µs의 지연은 전체 논리적 오류에 0.3% 미만의 영향을 미친다. 회로의 총 지연 예산은 약 400 µs이다.
• 병렬성: 시스템은 병렬 디코딩을 지원해야 한다. 분석된 회로에서는 최대 4개의 디코딩 작업이 동시에 처리되어야 하며, 작업 간의 의존성(형태 및 프레임 의존성)으로 인해 디코더 간 통신이 필요하다.

3. 자원 및 처리량 추정

• 대역폭: 데이터 생성 속도는 채널 대역폭이 약 활성 큐비트당 1 Mbit/s(1 µs 스테빌라이저 라운드 가정 시)를 요구한다.
• 디코더 복잡도: 낮은 오류율(0.1%)에서 디코딩 작업은 희소하며, 작업당 평균적으로 수십 개의 신드롬만을 갖는다. 이는 임베디드 디코더(예: FPGA 기반)나 프리-디코더(pre-decoder) 단계가 근시일 내 구현에 적합함을 시사한다.
• 제어 채널: 총 큐비트 수는 ~1,000개이지만, **55–65%**의 큐비트만 동시에 활성화되므로 멀티플렉싱된 제어 전략이 가능하다.

주요 기여

1. 엔드 투 엔드 분석: 본 논문은 고수준의 자원 추정치를 넘어, 논리적 비클리포드 회로에서 물리적 수준의 요구사항에 이르는 상세한 단계별 분석을 제공한다.
2. 구체적인 레이턴시 타겟 설정: CDS를 위한 구체적인 레이턴시 타겟(수십 마이크로초)을 설정함으로써, 피드백 루프가 충분히 빠르다면 근미래의 하드웨어 성능으로도 충분함을 입증한다.
3. 디코딩 아키텍처 통찰: 저자들은 단일 디코더 아키텍처에서 벗어나, 명시적인 의존성 관리(형태 및 프레임 업데이트)를 수행할 수 있는 멀티 태스크 디코딩 유닛으로의 전환을 주장한다.
4. 매직 상태의 지배력 강조: 근미래 회로에서는 FT 게이트 오류보다 매직 상태 초기화가 오류 예산을 지배한다는 점을 밝혀, 단순히 코드 거리를 높이는 것보다 초기화 충실도(예: 배양(cultivation)을 통한 개선)를 높이는 것이 더 중요함을 시사한다.

의의 및 주장

본 논문은 근미래 및 중기적 실험적 구현을 위한 토대를 마련한다고 주장한다. 컨트롤러, 통신 채널, 디코딩 유닛에 대한 구체적인 요구사항을 명시함으로써, 저자들은 확장 가능한 결함 허용 양자 계산으로 나아가기 위한 기초적인 프레임워크를 제공한다.

저자들은 현재 또는 가까운 미래의 하드웨어 규모(0.1% 오류율, ~1,000 큐비트)가 CDS의 레이턴시 및 처리량 제약 조건을 충족할 수 있다면 성공적인 실행에 충분하다는 점을 강조한다. 이 연구는 클리포드 전용 시연을 넘어 범용 오류 정정 알고리즘으로 전환하기 위해 필요한 제어 시스템을 구축하기 위한 실질적인 사양 가이드 역할을 한다.