Effective Capacitance Modeling Using Graph Neural Networks

기술 요약: 그래프 신경망을 활용한 실효 정전용량 모델링

문제 제기
정적 타이밍 분석 (STA) 은 VLSI 설계 흐름의 핵심 구성 요소이지만, 타이밍 분석이 배치 및 라우팅에 의존하는 반면, 이러한 단계들의 효율성은 타이밍 예측에 의존하는 순환적 종속 관계에 직면해 있습니다. STA 의 근본적인 병목 현상은 정확한 게이트 지연 계산을 위해 필요한 **실효 정전용량 ($C_{eff}$)**의 계산입니다. 전통적인 방법은 O'Brien $\pi$-모델과 Dartu 알고리즘의 조합과 같은 반복적 휴리스틱에 의존하여 $C_{eff}$를 근사합니다. 이러한 방법들은 복잡한 RC 인터커넥트 네트워크를 단순화하고 $C_{eff}$를 반복적으로 풀어 전류 파형과 일치시키도록 합니다. 그러나 이러한 접근법에는 한계가 있습니다:

1. 정확성: 고정된 구동 저항, 단순한 램프 슬로우 (ramp slews) 와 같은 가정들에 의존하며, 이는 특히 저항성 차폐 효과가 상당한 현대 공정에서 부정확성을 초래할 수 있습니다.
2. 강건성: 휴리스틱이 수렴하지 못하여 물리적으로 불가능한 값 (예: $C_{eff} < 0$ 또는 $C_{eff} > C_{total}$) 을 산출할 수 있으며, 이로 인해 도구들이 비관적인 lumped 정전용량 모델로 후퇴하게 됩니다.
3. 속도: $C_{eff}$ 계산은 특히 견고한 서명 (sign-off) 에 필요한 여러 공정 - 전압 - 온도 (PVT) 코너와 통계적 시나리오에 걸쳐 수행될 때 계산 비용이 매우 큽니다.

방법론
저자들은 배치가 완료된 후의 실효 정전용량 모델링을 위한 최초의 그래프 신경망 (GNN) 기반 방법인 GNN-Ceff를 제안합니다. 이 접근법은 RC 인터커넥트 네트워크를 그래프로 간주하고 반복적 축소 단계를 우회하여 $C_{eff}$를 직접 예측하도록 학습합니다.

• 그래프 표현: 저자들은 추출된 RC 네트워크 ($G_{RC}$) 를 GNN 그래프 ($G_{GNN}$) 로 매핑합니다. 엣지 특징을 처리하는 표준 "노드 중심" GNN 의 한계를 해결하기 위해, 회로 노드 (핀/접합부) 와 와이어 (엣지) 를 모두 그래프 내의 노드로 표현합니다. 이후 그래프 크기를 줄이면서 연결성을 유지하기 위해 접합부 노드를 제거합니다.
• 특성 공학: 노드 특징에는 구동기/팬아웃 플래그, 입력 슬로우 ($t_\Delta$), 구동 저항 ($R_d$), 핀 정전용량 ($C_p$), 와이어 저항 ($R_w$), 와이어 정전용량 ($C_w$) 이 포함됩니다. 특히, 모델은 Elmore 지연 모델과 유사한 컨텍스트를 제공하기 위해 누적 상류 저항 ($R_u$) 과 하류 정전용량 ($C_d$) 을 포함하며, 구동기로부터의 홉 수 (hop counts) 도 포함합니다.
• 모델 아키텍처: 이 모델은 이웃 간의 관계를 학습하기 위해 여러 어텐션 헤드를 갖춘 **그래프 어텐션 네트워크 (GATs)**를 활용합니다. 이는 그래프 수준의 풀링을 수행하여 암시적으로 모델 차수 축소 (MOR) 를 수행하는 어텐셔널 집계 레이어를 따릅니다. 집계된 특징들은 $C_{eff}/C_{total}$ 비율을 예측하기 위해 다층 퍼셉트론 (MLP) 에 입력됩니다.
• 학습 전략: 실제 설계에서 대부분의 네트가 작아 나타나는 네트 크기의 편향된 분포를 극복하기 위해, 저자들은 GeoSteiner 도구를 사용하여 합성 학습 데이터셋을 생성했습니다. 이 데이터셋은 균일하게 분포된 네트 차수와 $C_{eff}$ 값을 특징으로 하여, 모델이 더 크고 복잡한 네트에도 잘 일반화되도록 보장합니다. 모델은 이 합성 데이터로 학습되지만, ASAP7 기술 노드를 사용한 OpenROAD 흐름의 실제 벤치마크에서 평가됩니다.

주요 기여

1. 배치 후 $C_{eff}$를 위한 최초의 GNN: 이 논문은 물리적 설계가 완료된 후 실효 정전용량을 예측하기 위한 GNN 의 첫 번째 적용을 소개합니다.
2. 암시적 MOR: 모델은 그래프 풀링 및 어텐션 메커니즘을 통해 학습 과정에 모델 차수 축소를 직접 통합하여 명시적이고 이산적인 축소 단계의 필요성을 제거합니다.
3. 합성 데이터 학습: 저자들은 균일하게 분포된 합성 데이터로 학습된 모델이 실제 세계의 편향된 분포에서도 높은 정확도를 달성하는 방법론을 입증합니다.
4. 하이퍼파라미터 최적화: 레이어 수, 어텐션 헤드, 드롭아웃 비율 등을 포함하여 GNN 아키텍처를 최적화하기 위한 체계적인 탐색이 수행되었습니다.

결과
이 방법은 ASAP7 기술 노드에서 전형적, 빠름, 느림 PVT 코너 전반에 걸쳐 완전한 오픈소스 RTL2GDS 도구 흐름 (OpenROAD) 을 사용하여 평가되었습니다.

• 정확성:
  • OpenROAD 전형적 데이터셋에서 GNN-Ceff 는 O'Brien/Dartu 휴리스틱의 0.01 fF 와 비교하여 평균 절대 오차 (MeAE) 0.01 fF를 달성했습니다.
  • 합성 데이터셋(더 크고 도전적인 네트 포함) 에서 GNN-Ceff 는 MeAE 0.24 fF를 달성하여, MeAE 가 7.85 fF 였던 O'Brien/Dartu 휴리스틱을 크게 능가했습니다.
  • 강건성: 합성 사례의 최대 6.19%(OpenROAD 사례의 최대 0.07%) 에서 유효한 $C_{eff}$ 계산에 실패한 휴리스틱과 달리, GNN-Ceff 는 결과 생성에 실패한 적이 없습니다. 최종 레이어의 시그모이드 활성화 함수는 예측이 물리적으로 가능한 범위 (0 에서 1 비율) 내에 있도록 보장합니다.
• 속도:
  • GPU 병렬화를 활용하여 GNN-Ceff 는 직렬로 실행된 최첨단 휴리스틱 대비 상당한 속도 향상을 보여주었습니다.
  • OpenROAD 데이터셋에서 GNN-Ceff 는 직렬 O'Brien/Dartu 방법 대비 929 배의 속도 향상을 달성했습니다.
  • O'Brien/Dartu 휴리스틱이 64 개 CPU 코어에서 병렬로 실행되더라도, GNN-Ceff(단일 GPU 실행) 는 OpenROAD 데이터셋에서 15 배, 합성 데이터셋에서 3 배의 속도 향상을 유지했습니다.

의의
이 논문은 GNN-Ceff 가 현재 휴리스틱보다 더 정확하고 수십 배 이상 빠른 방법을 제공함으로써 VLSI 타이밍 분석에서 중요한 발전을 이루었다고 주장합니다. 수렴 실패의 위험 없이 높은 정확도를 달성하고 GPU 병렬화를 활용함으로써, 이 방법은 여러 코너에 걸쳐 더 빠른 타이밍 검증을 가능하게 합니다. 이 기능은 빠르고 신뢰할 수 있는 타이밍 피드백을 제공하여 배치 및 라우팅과 같은 초기 설계 단계의 효율성을 개선하고, 궁극적으로 VLSI 설계 흐름에서 전력, 성능, 면적 (PPA) 결과를 향상시키는 수단으로 제시됩니다.