Effective Capacitance Modeling Using Graph Neural Networks

Resumo Técnico: Modelagem de Capacitância Eficiente Usando Redes Neurais em Grafos

Declaração do Problema
A Análise de Tempo Estático (STA) é um componente crítico do fluxo de projeto VLSI, mas enfrenta uma dependência cíclica onde a análise de tempo depende do posicionamento e roteamento, enquanto a eficiência dessas etapas depende de previsões de tempo. Um gargalo fundamental na STA é o cálculo da capacitância efetiva ($C_{eff}$), necessária para o cálculo preciso do atraso da porta. Os métodos tradicionais dependem de heurísticas iterativas, como a combinação do modelo $\pi$ de O'Brien e do algoritmo Dartu, para aproximar $C_{eff}$. Esses métodos envolvem a simplificação de redes complexas de interconexão RC e a resolução iterativa de $C_{eff}$ para ajustar as formas de onda de corrente. No entanto, essas abordagens têm limitações:

1. Precisão: Elas dependem de suposições (por exemplo, resistência de acionamento fixa, rampas de subida simples) que podem levar a imprecisões, particularmente em processos modernos com efeitos significativos de blindagem resistiva.
2. Robustez: As heurísticas podem falhar em convergir, resultando em valores fisicamente impossíveis (por exemplo, $C_{eff} < 0$ ou $C_{eff} > C_{total}$), forçando as ferramentas a recorrer a modelos de capacitância lumped pessimistas.
3. Velocidade: O cálculo de $C_{eff}$ é computacionalmente caro, especialmente quando realizado em múltiplos cantos Processo-Tensão-Temperatura (PVT) e cenários estatísticos necessários para uma aprovação robusta.

Metodologia
Os autores propõem o GNN-Ceff, o primeiro método baseado em Rede Neural em Grafos (GNN) para modelagem de capacitância efetiva pós-layout. A abordagem trata a rede de interconexão RC como um grafo e aprende a prever $C_{eff}$ diretamente, contornando etapas iterativas de redução.

• Representação em Grafo: Os autores mapeiam a rede RC extraída ($G_{RC}$) para um grafo GNN ($G_{GNN}$). Para abordar as limitações dos GNNs padrão "centrados em nós" no manuseio de características de aresta, eles representam tanto os nós do circuito (pinos/junções) quanto os fios (arestas) como nós no grafo. Os nós de junção são subsequentemente removidos para reduzir o tamanho do grafo, mantendo a conectividade.
• Engenharia de Características: As características dos nós incluem flags de acionador/fanout, slew de entrada ($t_\Delta$), resistência do acionador ($R_d$), capacitância do pino ($C_p$), resistência do fio ($R_w$) e capacitância do fio ($C_w$). Crucialmente, o modelo incorpora a resistência cumulativa a montante ($R_u$) e a capacitância a jusante ($C_d$) para fornecer contexto semelhante aos modelos de atraso Elmore, juntamente com contagens de saltos a partir do acionador.
• Arquitetura do Modelo: O modelo utiliza Redes de Atenção em Grafos (GATs) com múltiplas cabeças de atenção para aprender relações entre vizinhos. Isso é seguido por uma camada de agregação atencional para agrupamento em nível de grafo, que realiza implicitamente a Redução de Ordem do Modelo (MOR). As características agregadas são alimentadas em um Perceptron Multicamadas (MLP) para prever a razão de $C_{eff}/C_{total}$.
• Estratégia de Treinamento: Para superar a distribuição enviesada dos tamanhos de rede em projetos do mundo real (onde a maioria das redes é pequena), os autores geraram um conjunto de dados de treinamento sintético usando a ferramenta GeoSteiner. Este conjunto de dados apresenta graus de rede e valores de $C_{eff}$ distribuídos uniformemente, garantindo que o modelo generalize bem para redes maiores e mais complexas. O modelo é treinado nesses dados sintéticos, mas avaliado em benchmarks do mundo real do fluxo OpenROAD usando o nó tecnológico ASAP7.

Principais Contribuições

1. Primeiro GNN para $C_{eff}$ Pós-Layout: O artigo apresenta a primeira aplicação de GNNs para prever capacitância efetiva após a conclusão do projeto físico.
2. MOR Implícita: O modelo integra a Redução de Ordem do Modelo diretamente no processo de aprendizado por meio de agrupamento em grafos e mecanismos de atenção, eliminando a necessidade de etapas de redução explícitas e discretas.
3. Treinamento com Dados Sintéticos: Os autores demonstram uma metodologia onde um modelo treinado em dados sintéticos distribuídos uniformemente alcança alta precisão em distribuições enviesadas do mundo real.
4. Otimização de Hiperparâmetros: Uma busca sistemática foi conduzida para otimizar a arquitetura GNN, incluindo o número de camadas, cabeças de atenção e taxas de dropout.

Resultados
O método foi avaliado usando um fluxo completo de ferramentas open-source RTL2GDS (OpenROAD) no nó tecnológico ASAP7 através dos cantos PVT típico, rápido e lento.

• Precisão:
  • No conjunto de dados típico do OpenROAD, o GNN-Ceff alcançou um Erro Absoluto Médio (MeAE) de 0,01 fF, comparado a 0,01 fF para a heurística O'Brien/Dartu.
  • No conjunto de dados sintético (contendo redes maiores e mais desafiadoras), o GNN-Ceff alcançou um MeAE de 0,24 fF, superando significativamente a heurística O'Brien/Dartu, que teve um MeAE de 7,85 fF.
  • Robustez: Diferentemente da heurística, que falhou em calcular $C_{eff}$ válida em até 6,19% dos casos sintéticos (e até 0,07% nos casos OpenROAD), o GNN-Ceff nunca falhou em produzir um resultado. A função de ativação sigmoide na camada final garante que as previsões permaneçam dentro de limites fisicamente possíveis (razão de 0 a 1).
• Velocidade:
  • Aproveitando a paralelização de GPU, o GNN-Ceff demonstrou acelerações significativas em relação à heurística de última geração executada serialmente.
  • No conjunto de dados OpenROAD, o GNN-Ceff alcançou uma aceleração de 929x sobre o método serial O'Brien/Dartu.
  • Mesmo quando a heurística O'Brien/Dartu foi executada em paralelo em 64 núcleos de CPU, o GNN-Ceff (executando em uma única GPU) manteve uma aceleração de 15x no conjunto de dados OpenROAD e de 3x no conjunto de dados sintético.

Significado
O artigo afirma que o GNN-Ceff representa um avanço significativo na análise de tempo VLSI, fornecendo um método que é mais preciso e ordens de magnitude mais rápido do que as heurísticas atuais. Ao alcançar alta precisão sem o risco de falha de convergência e aproveitar a paralelização de GPU, o método permite uma verificação de tempo mais rápida em múltiplos cantos. Essa capacidade é apresentada como um meio de melhorar a eficiência das etapas anteriores do projeto (posicionamento e roteamento), fornecendo feedback de tempo rápido e confiável, contribuindo finalmente para melhores resultados de Potência, Desempenho e Área (PPA) nos fluxos de projeto VLSI.