Surface code scaling on heavy-hex superconducting quantum processors

문제 정의

네이티브 연결성이 코드의 토폴로지와 일치하지 않는 하드웨어에서 표면 코드(surface-code) 양자 메모리의 임계값 미만 스케일링(subthreshold scaling)을 입증하는 것은 핵심적인 과제로 남아 있다. Google의 초전도 프로세서는 표면 코드와 자연스럽게 일치하는 2D 정사각형 격자를 사용하는 반면, IBM의 헤비-헥스(heavy-hex) 아키텍처(벌집 격자 구조)는 병렬 신드롬 추출에 필요한 연결성이 부족하다. 이러한 불일치는 인접하지 않은 큐비트 간의 상태 전이를 필요로 하며, 이는 상당한 유휴 간극(idle gaps)을 발생시킨다. 이러한 간극은 큐비트를 노이즈 축적, 특히 결맞음 ZZ 크로스토크(coherent ZZ crosstalk) 및 비마르코프성 디페이징(non-Markovian dephasing)에 노출시켜, 코드 거리(code distance)가 증가함에 따라 논리적 오류율이 감소하는 임계값 미만 스케일링 관찰을 저해할 수 있다. 또한, 스케일링을 평가하기 위한 기존의 지표들은 정체성(stationarity), 단일성(unitality), 그리고 무시할 수 있는 상태 준비 및 측정(SPAM) 오류를 가정하는 현상론적인 단일 파라미터 피팅에 의존하는 경우가 많으며, 이는 헤비-헥스 장치에서는 성립하지 않을 수 있는 가정들이다.

방법론

저자들은 IBM의 Heron 세대 초전도 프로세서(ibm_aachen 및 ibm_marrakesh)에서 코드 임베딩, 제어 최적화, 그리고 새로운 성능 지표를 통합하는 공동 설계(co-design) 접근 방식을 통해 이러한 과제들을 해결한다.

1. 코드 임베딩 (Code Embedding): 연구팀은 깊이를 최소화하는 SWAP 기반의 "폴드-언폴드(fold-unfold)" 임베딩 전략을 구현한다. 이 방식은 브릿지 안실라(bridge ancillas)를 사용하여 차근접 이웃 상호작용을 용이하게 함으로써 표면 코드를 헤비-헥스 격자에 적응시킨다. 이 회로는 가중치-4 스테빌라이저(weight-4 stabilizers)를 가중치-2 연산자로 접고, 이를 안실라를 통해 측정한 후 다시 펼치는 방식으로 신드롬 추출 과정을 단순화한다. 이는 표준 SWAP 컴파일에 비해 회로 깊이를 줄여준다.
2. 동적 디커플링 (Dynamical Decoupling, DD): 임베딩으로 인해 발생하는 필연적인 유휴 간극 동안의 노이즈를 완화하기 위해, 저자들은 견고하고 간극을 고려한(gap-aware) 동적 디커플링을 통합한다. 이들은 특정 유휴 간극 지속 시간에 맞춰 최적화된 "범용적으로 견고한(universally robust, URm)" 패밀리와 XY4 및 RGA8a 시퀀스를 활용한다. DD는 데이터, 안실라, 브릿지 큐비트 모두에 적용되어 결맞음 ZZ 크로스토크와 비마르코프성 디페이징을 억제한다.
3. 비등방적 스케일링 (Anisotropic Scaling): 하드웨어 제약(156 큐비트)으로 인해, 저자들은 $d=3$에서 $d=5$까지 등방적 스케일링(isotropic scaling, $(5,5)$ 코드가 필요함)을 수행할 수 없다. 대신, 이들은 비등방적 스케일링을 수행한다:
   • $(d_x, d_z) = (3, 5)$: 위상 뒤집힘(Z) 오류에 대한 보호 강화.
   • $(d_x, d_z) = (5, 3)$: 비트 뒤집힘(X) 오류에 대한 보호 강화.
   • 이들은 동일한 칩의 서브래티스(sublattice)에 임베딩된 $(3,3)$ 코드와 비교된다.
4. 성능 지표 (Performance Metrics):
   • 얽힘 충실도 (Entanglement Fidelity, EF): 저자들은 X- 및 Z-기저 논리적 오류 데이터로부터 직접 계산된 얽힘 충실도($F_e$)를 기반으로 한 제1원리 기반 지표를 도출한다. 이 지표는 SPAM, 비단일성(non-unitality), 사이클 의존적 노이즈를 고려하며, 엄격한 상한 및 하한을 제공한다.
   • 억제 계수에 대한 비판 (Critique of Suppression Factors): 이들은 단일 파라미터 피팅에서 유도된 표준 억제 계수($\Lambda_\epsilon$)를 비판적으로 검토하며, 해당 피팅의 근본 가정(정체성, 단일성, SPAM 부재)이 데이터에 의해 위반됨을 입증한다. 이는 코드 성능을 잘못 특징지을 수 있음을 보여준다.

주요 결과

• 비등방적 임계값 미만 스케일링: 실험은 특정 방향에 대한 보호 능력을 높이는 것이 해당 논리 기저(logical basis)의 보호를 개선함을 보여준다. 구체적으로, $(3,5)$ 코드는 $(3,3)$ 평균보다 Z-기저 상태에 대해 더 낮은 논리적 오류 확률을 보이며, $(5,3)$ 코드는 X-기저 상태에 대해 개선을 보인다.
• 동적 디커플링의 역할: DD는 핵심적인 구성 요소로 확인되었다. DD는 헤비-헥스 레이아웃에서 지배적인 노이즈원인 결맞음 ZZ 크로스토크와 비마르코프성 디페이징을 억제한다. DD가 없다면, DD가 작은 코드에 제공하는 불균형한 이점 때문에 논리적 오류율이 코드 거리와 함께 감소하는 것처럼 보여, "가짜(spurious)" 임계값 미만 스케일링 주장이 나타날 수 있다. 진정한 스케일링 동작을 밝혀내기 위해서는 적절히 최적화된 DD가 필수적이다.
• 지표의 타당성: 얽힘 충실도 지표는 가정이 위반될 때 널리 사용되는 단일 파라미터 피팅이 코드 성능을 은폐할 수 있음을 드러낸다. 저자들은 논리적 노이즈 채널이 비단일적(non-unital)이고 사이클 의존적임을 보여주며, 이에 따라 더 복잡한 EF 기반 분석이 필요함을 입증한다.
• 글로벌 스케일링 상태: 비등방적 스케일링은 유망하지만, 현재 IBM QPU에서 전체 논리 채널에 대한 전역적이고 상태 독립적인 임계값 미만 스케일링은 관찰되지 않았다. 직교 기저(예: $(3,5)$ 코드에서의 X-기저 오류)에 대한 증가된 회로 복잡성이 증가된 거리에 따른 이점을 상쇄한다.
• 하드웨어 요구 사항: 실험적 노이즈에 맞춰 보정된 수치 시뮬레이션에 따르면, 노이즈율을 약 30% 감소시키고 $(5,5)$ 코드를 호스팅할 수 있는 약간 더 큰 장치를 사용할 수 있다면, 진정한 임계값 미만 스로 스케일링을 달성하기에 충분할 것이다.

의의 및 주장

본 논문은 비네이티브 아키텍처에서 견고한 표면 코드 임계값 미만 스케일링 테스트를 위한 구체적인 경로를 구축한다고 주장한다. 주요 기여는 다음과 같다:

1. 방향성 보호 입증: 회로 깊이가 최소화된다면, 연결성이 제한된 하드웨어에서도 비등방적 스케일링이 특정 유형의 오류에 대한 보호를 개선할 수 있음을 보여준다.
2. QEC-DD 상호작용 최적화: 양자 오류 정정(QEC)과 오류 억제(DD) 사이의 상호작용이 미묘함을 강조한다. 가짜 스케일링 주장을 피하기 위해서는 각 코드 크기에 맞춰 DD를 개별적으로 최적화해야 한다.
3. 견고한 지표 도입: 전통적인 억제 계수의 대안으로서, 피팅이 필요 없고 SPAM을 고려하며 사이클 의존적인 얽힘 충실도 지표를 제안한다. 이는 비마르코프성 및 편향된 노이즈가 존재하는 환경에서 스케일링을 정확하게 평가하는 데 필수적이다.
4. 실행 가능한 로드맵 제공: 향에 대한 명확한 장치 수준 목표를 제시한다: 연결성을 고려한 임베딩을 통한 깊이 최소화, 견고한 DD 통합, 그리고 EF 기반 지표 사용. 저자들은 약간의 하드웨어 개선(노이즈 감소 및 추가 큐비트)이 이루어진다면, 헤비-헥스 아키텍처에서 진정한 임계값 미만 스케일링이 실현 가능하다고 주장한다.