LAsset: An LLM-assisted Security Asset Identification Framework for System-on-Chip (SoC) Verification

논문 요약: LAsset - SoC 검증용 LLM 기반 보안 자산 식별 프레임워크

1. 문제 정의 (Problem Statement)

• 배경: 현대의 시스템 온 칩 (SoC) 및 IP 설계는 고도로 복잡해지고 있으며, 이로 인해 공격 표면이 크게 확대되어 사전 실리콘 (pre-silicon) 단계에서의 보안 검증이 어려워지고 있습니다.
• 핵심 과제: 하드웨어 설계의 보안 검증에서 가장 기본적이면서도 중요한 단계는 보안 자산 (Security Assets) 의 식별입니다. 자산 식별은 위협 모델링, 보안 속성 생성, 취약점 탐지 등 하위 작업들의 기초가 됩니다.
• 현황의 한계:
  • 기존에는 보안 전문가가 수동으로 자산을 식별해야 하므로 시간과 전문 지식이 많이 소요되며, 대규모 SoC 설계에는 확장성이 부족합니다.
  • 기존 자동화 도구들 (SAIF, LASHED 등) 은 설계의 취약점 분석 이후에 자산을 식별하거나, RTL 신호/레지스터의 네이밍 규칙에 의존하는 패턴 매칭 방식을 사용하여, 설계의 일반화나 논리적 추론이 부족했습니다.
  • 자산 식별은 설계 흐름의 첫 단계여야 함에도 불구하고, 현재는 사후 분석에 의존하거나 제한된 컨텍스트에서만 수행되고 있습니다.

2. 제안 방법론: LAsset 프레임워크 (Methodology)

저자들은 대규모 언어 모델 (LLM) 의 능력을 활용하여 SoC 및 IP 설계의 보안 자산을 자동으로 식별하는 LAsset 프레임워크를 제안합니다. 이 프레임워크는 SA-EDI (Security Annotation for Electronic Design Integration) 표준과 IEEE P3164 가이드라인을 기반으로 하며, 다음과 같은 3 단계의 에이전트 (Agent) 프로세스로 구성됩니다.

• 입력 전처리 (Input Pre-processing):

  • 모듈 추출: RTL 저장소에서 보안과 관련된 핵심 모듈을 식별하고 비관련 모듈을 제거하여 리소스 효율성을 높입니다.
  • 명세서 요약 (Spec Summarization): RAG(Retrieval-Augmented Generation) 기반의 인-컨텍스트 학습을 통해 SoC 수준의 명세서를 분석하여 각 모듈의 보안 관련 정보를 기술 요약본 (Technical Summary) 으로 생성합니다.
  • RTL 파싱: I/O 포트와 내부 신호/레지스터를 LLM 기반 파서를 통해 추출하여 설계 요소의 누락을 방지합니다.

• 자산 생성 (Asset Generation):

  • 생성된 기술 요약본과 RTL 정보를 입력으로 받아, CIA(기밀성, 무결성, 가용성) 보안 목표를 기반으로 **개념적 자산 (Conceptual Assets)**을 식별합니다.
  • 개념적 자산을 RTL 의 구조적 요소 (레지스터, 버퍼 등) 에 매핑하여 **구조적 자산 (Structural Assets)**을 도출합니다.
  • 주요 자산 (Primary Assets): 직접적인 공격 대상이 되는 요소 (예: 암호화 키).
  • 보조 자산 (Secondary Assets): 주요 자산의 노출을 용이하게 하거나 영향을 미치는 요소 (예: 데이터 버스, 인터페이스).

• 자산 정제 (Asset Refinement):

  • 생성된 후보 자산들의 오탐지 (False Positive) 를 제거하고 신뢰성을 높이기 위해 3 단계 정제 과정을 거칩니다.
  • 공격 시나리오 분석: 7 가지 하드웨어 공격 클래스 (사이드 채널, 결함 주입 등) 에 대한 공격 시나리오를 생성하여 자산의 취약성을 검증합니다.
  • CWE 매핑: MITRE 의 CWE(Common Weakness Enumeration) 데이터베이스와 매핑하여 자산의 보안 관련성을 객관적으로 입증합니다. 매핑되지 않은 자산은 제거됩니다.
  • 자기 비판 (Self-critique): LLM 이 생성한 자산 목록을 다시 검토하여 논리적 일관성과 정확성을 최종 확인합니다.
  • 영향도 (DoI) 계산: 보조 자산이 주요 자산에 미치는 영향을 비트 단위 연결성을 기반으로 정량화하여 '영향도 (Degree of Influence)' 지표를 산출합니다.

3. 주요 기여 (Key Contributions)

1. 혁신성 (Novelty): SoC 및 IP 설계에서 LLM 을 활용하여 보안 자산을 자동으로 식별하는 최초의 프레임워크를 제안합니다.
2. 강건성과 다양성 (Robustness & Versatility): 명세서 (Spec) 와 RTL 을 함께 입력받거나 RTL 단독으로도 작동 가능하며, Verilog, SystemVerilog, VHDL 을 지원하여 다양한 IP 와 SoC 설계에 적용 가능합니다.
3. 포괄성 (Comprehensiveness): 단순 자산 식별을 넘어, 각 자산에 대한 위협 모델링 정보, 공격 시나리오, 보안 근거 (CWE 매핑) 를 제공하여 하위 검증 작업에 실행 가능한 컨텍스트를 제공합니다.
4. 신뢰성 (Trustworthiness): CWE 데이터베이스 교차 참조 및 자기 일관성 검사를 통해 높은 정밀도의 자산 목록을 생성하며, 실제 설계에서 높은 재현율 (Recall) 을 달성합니다.

4. 실험 결과 (Experimental Results)

• 테스트 대상: NEORV32 RISC-V SoC, OpenTitan 및 OpenCores 의 다양한 오픈소스 암호화/인터페이스 IP(21 개) 등.
• 성능 지표:
  • SoC 설계 (NEORV32): 명세서 + RTL 입력 시 **90.67%**의 재현율 (Recall) 을 달성했습니다.
  • IP 설계: 명세서 + RTL 입력 시 **93.21%**의 재현율을 달성했습니다.
  • 비교 분석: 기존 도구 (Nath et al. 의 방법) 대비 재현율이 크게 향상되었습니다. 특히 기존 'Golden List'에 누락된 중요한 자산들을 LAsset 이 올바르게 식별하여, 기존 방법의 오탐지 (False Positive) 를 실제 정답 (True Positive) 으로 판별했습니다.
• 모델 비교: GPT-5, GPT-4o 등 다양한 LLM 모델을 비교한 결과, 성능, 비용, 시간을 종합적으로 고려할 때 GPT-5-nano가 가장 효율적인 모델로 선정되었습니다.

5. 의의 및 결론 (Significance & Conclusion)

• 자동화와 확장성: 보안 자산 식별의 수동적 부담을 획기적으로 줄여, 대규모 SoC 설계에서도 확장 가능한 보안 검증 파이프라인을 제공합니다.
• 조기 대응: 설계 초기 단계에서 보안 자산을 정확히 식별함으로써, 사후 실리콘 단계에서 발생할 수 있는 치명적인 취약점과 수정 비용을 사전에 예방합니다.
• 표준 준수: SA-EDI 표준과 IEEE 가이드라인을 준수하여 산업 표준에 부합하는 보안 문서화 및 검증 프로세스를 정립합니다.
• 향후 방향: LAsset 은 하드웨어 보안 검증의 새로운 패러다임을 제시하며, 추후 자동화된 위협 모델링 및 보안 정책 생성으로의 확장을 위한 기반이 될 것입니다.

이 논문은 LLM 의 추론 능력을 하드웨어 보안이라는 도메인 지식과 결합하여, 복잡해지는 현대 SoC 설계의 보안 위험을 체계적으로 관리할 수 있는 실용적인 솔루션을 제시했다는 점에서 큰 의의를 가집니다.