論文「LAsset: SoC 検証のための LLM 支援型セキュリティ資産識別フレームワーク」の技術的概要

本論文は、Design, Automation and Test in Europe Conference (DATE) 2026 向けに提出されたもので、現代のシステム・オン・チップ（SoC）および IP デザインの複雑化に伴うセキュリティ検証の課題に対し、大規模言語モデル（LLM）を活用した自動化フレームワーク「LAsset」を提案しています。

以下に、問題定義、手法、主要な貢献、結果、および意義について詳細にまとめます。

1. 背景と問題定義

現代の SoC は、プロセッサ、メモリ、バス、周辺機器などを単一チップに統合しており、性能とコスト効率を向上させていますが、攻撃対象領域（アタックサーフェス）の拡大によりセキュリティリスクが増大しています。

• 既存の課題:

  • 手作業の非効率性: セキュリティ資産（機密性、完全性、可用性を維持するために保護すべきハードウェアコンポーネントやデータ要素）の特定は、従来、セキュリティ専門家の手作業に依存していました。これは時間がかかり、人的ミスを招き、大規模設計には拡張性がありません。
  • 既存ツールの限界: 従来のツール（SAIF や LASHED など）は、脆弱性や脅威モデルを分析した後に資産を特定するアプローチをとっており、セキュリティ検証フローの「最初のステップ」としての資産特定には不適切です。また、RTL の命名規則に依存する手法は、規則に従わない設計には適用できず、なぜそれが資産なのかという推論（Reasoning）を提供できません。
  • 検証の遅れ: 多くの脆弱性はポストシリコン（量産後）段階で発見され、修正コストが莫大になります。

• 研究課題 (RQs):

  1. 与えられたハードウェア設計アーキテクチャにおいて、どの要素がセキュリティ関連の資産とみなされるかをどう決定するか？
  2. 多様な SoC および IP 設計に対して、信頼性の高いエンドツーエンドの自動化手法を開発できるか？
  3. 識別された資産が真の資産であることをどう検証するか？

2. 提案手法：LAsset フレームワーク

LAsset は、SA-EDI（Security Annotation for Electronic Design Integration）標準と IEEE P3164 ガイドラインに基づき、LLM を活用して設計仕様書（Spec）とレジスタ転送レベル（RTL）記述からセキュリティ資産を自動的に識別するアージェント型（Agent-based）フレームワークです。

主要な構成要素とプロセス

フレームワークは、3 つの連続するエージェント（処理段階）で構成されます（図 4 参照）。

1. 入力前処理 (Input Pre-processing):

   • モジュール抽出: LLM の推論を用いて、RTL リポジトリからセキュリティに関連するモジュールを抽出し、無関係なモジュールを剪定します（例：NEORV32 SoC における CPU PMP モジュールの選別）。
   • 仕様要約 (Modular Spec. Summarization): RAG（Retrieval-Augmented Generation）とイン・コンテキスト学習を用いて、SoC 全体の設計仕様から各モジュールに関連するセキュリティ情報を抽出し、技術的サマリーを作成します。
   • RTL パース: I/O ポート、内部信号、レジスタ、その種類と機能を抽出する LLM ベースのパース処理を行い、見落としを防ぎます。

2. 資産生成 (Asset Generation):

   • 技術的サマリーと RTL を入力とし、CIA（機密性、完全性、可用性）のセキュリティ目標に基づいた Few-shot イン・コンテキスト学習を行います。
   • 概念的資産 (Conceptual Assets): 保護が必要な「何（What）」（例：暗号鍵）を特定します。
   • 構造的資産 (Structural Assets): 概念的資産を物理的に保持または運ぶ「どこ（Where）」（例：キーレジスタ、バッファ）を RTL 要素としてマッピングします。
   • プライマリ/セカンダリ資産の分類:
     • プライマリ資産: 攻撃の直接的な標的となる要素。
     • セカンダリ資産: プライマリ資産の漏洩を助長する要素（バス、インターフェースなど）。

3. 資産洗練 (Asset Refinement):

   • 生成された候補資産から誤検知（False Positives）を除去し、信頼性を高めるための 3 段階の検証を行います。
     1. 攻撃シナリオ分析: 7 種類のハードウェア攻撃（サイドチャネル、フォルトインジェクションなど）に対する脆弱性をシミュレーションし、攻撃シナリオが存在しない資産を除外します。
     2. CWE マッピング: MITRE の CWE（Common Weakness Enumeration）データベースと照合し、対応する脆弱性コードがない資産を除外します。
     3. 自己批判 (Self-critique): 生成されたアノテーションを再度 LLM に検証させ、RTL 参照、セキュリティ目標との整合性、攻撃シナリオの妥当性を再評価します。
   • 影響度 (Degree of Influence: DoI) の計算: セカンダリ資産がプライマリ資産にどの程度影響を与えるかを、ビットレベルの接続性に基づき数値化します。

3. 主要な貢献

1. 新規性: SoC および IP 設計からのセキュリティ資産の自動化識別において、LLM を活用した初のフレームワークである。
2. 堅牢性と汎用性: 仕様書と RTL の両方、あるいは RTL 単独でも動作可能。Verilog, SystemVerilog, VHDL に対応し、IP と SoC の両方に適用可能。
3. 包括性: 単なる資産のリストアップだけでなく、各資産に脅威モデリングの詳細やセキュリティの正当性（CWE 関連など）を付与し、下流の検証タスクに実行可能な文脈を提供する。
4. 信頼性: CWE データベースとのクロスリファレンスと自己一貫性チェックによる洗練段階により、実設計において最高 93% のリコール率を達成。

4. 実験結果と評価

著者らは、NEORV32 RISC-V SoC および OpenTitan、OpenCores などの 21 種類のオープンソース IP（AES, SHA-3, GPIO など）を用いて評価を行いました。

• 性能指標:

  • SoC レベル (NEORV32): 仕様書＋RTL 入力の場合、リコール率 90.67%、RTL 単独でも 78.33% を達成。
  • IP レベル: 仕様書＋RTL 入力の場合、リコール率 93.21%、RTL 単独で 90.12%。
  • 比較: 既存の手法（Nath et al. [18]）のリコール率 83.33% を上回りました。既存手法の「正解データ（Golden List）」自体に重要な資産が含まれていないケースがあり、LAsset がそれらを正しく検出していることが示唆されました。

• コストとパフォーマンスのトレードオフ:

  • 異なる LLM モデル（GPT-4o, GPT-5-nano, GPT-5 など）を用いた評価を行い、性能、実行時間、コストを考慮した「モデル非依存ユーティリティ (MAU)」を定義しました。
  • 性能を最優先する設定では、GPT-5-nano が最も効率的なモデルとして特定されました。

5. 意義と結論

LAsset は、ハードウェアセキュリティ検証の初期段階におけるボトルネックであった「資産特定」を自動化し、スケーラブルかつ信頼性の高いソリューションを提供します。

• 早期防御: 設計の早い段階でセキュリティ資産を特定することで、後の工程での高コストな修正を防ぎ、設計の信頼性を高めます。
• 標準化への貢献: SA-EDI 標準や IEEE P3164 ガイドラインに基づいているため、業界標準に準拠した資産定義が可能となり、IP 統合プロセスの標準化を促進します。
• 実用性: 単に資産を列挙するだけでなく、どの攻撃ベクトルに脆弱か、どの CWE が関連するか、そして他の資産との影響度（DoI）まで提供することで、設計者や検証エンジニアが効果的な脅威モデリングやテスト計画を立てることを支援します。

本論文は、LLM の推論能力をハードウェアセキュリティの専門領域に適用し、複雑化する SoC 設計におけるセキュリティ保証を革新する重要な一歩を示しています。