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SRAM-Based Compute-in-Memory Accelerator for Linear-decay Spiking Neural Networks

이 논문은 SRAM 기반의 컴퓨팅 인 메모리 아키텍처에서 지수적 감쇠를 선형 감쇠로 근사하고 메모리 내 병렬 상태 업데이트 방식을 도입하여, 스파이킹 신경망의 상태 갱신 병목 현상을 해결하고 에너지 효율을 획기적으로 개선하는 가속기를 제안합니다.

원저자: Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

게시일 2026-03-17

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CC BY 4.0

원저자: Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

이 논문은 **"뇌처럼 생각하는 인공지능 (SNN) 을 더 빠르고, 더 저렴하게, 더 똑똑하게 만드는 새로운 방법"**을 소개합니다.

기존의 인공지능은 전기를 많이 먹고 느린 경우가 많았는데, 이 연구는 그 문제를 해결하기 위해 기억 (메모리) 과 계산 (프로세서) 을 하나로 합치는 기술을 개발했습니다. 특히, 뇌의 신경 세포가 어떻게 작동하는지 모방한 '스파이크 신경망 (SNN)'에서 발생하는 병목을 해결하는 데 초점을 맞췄습니다.

이 복잡한 내용을 일상적인 비유로 쉽게 설명해 드릴게요.

1. 문제: "매우 바쁜 주방의 병목 현상"

기존의 뇌 모방 인공지능 (SNN) 은 마치 매우 바쁜 고급 레스토랑의 주방과 같습니다.

재료 준비 (시냅스 계산): 요리사들이 재료를 다듬고 섞는 작업은 여러 명이 동시에 할 수 있어 매우 빠릅니다. (기존 기술이 잘하는 부분)
요리 상태 확인 (신경 세포 상태 갱신): 하지만 요리가 다 되었는지 확인하고, 다음 단계로 넘기기 위해 요리사 한 명 한 명에게 일일이 가서 상태를 확인하고 메모를 적는 과정은 매우 느립니다.

기존 방식은 이 '상태 확인' 작업을 한 명씩 순서대로 (Serial) 해야 했습니다. 요리사가 100 명이라면 100 번을 돌아다녀야 하죠. 이 때문에 전체 시스템이 느려지고 전기를 많이 쓰게 됩니다.

2. 해결책 1: "복잡한 수학 대신 간단한 뺄셈" (알고리즘 개선)

기존 뇌 모방 칩은 신경 세포의 상태를 계산할 때 **매우 복잡한 수학 공식 (지수 함수)**을 사용했습니다. 이는 마치 "이 재료를 3 분 14 초 159 초 26 초 535 초... 만큼 더 익혀야 해"라고 계산하는 것과 비슷해서, 칩이 이를 계산하려면 큰 계산기 (승수기) 가 필요했고 전기를 많이 먹었습니다.

이 연구팀은 **"그렇게 정밀할 필요 없어, 그냥 일정하게 조금씩 줄여주자"**라고 생각했습니다.

비유: 복잡한 계산 대신 **"100 점 만점에 매 시간 10 점씩 깎아주자"**는 식의 단순한 뺄셈으로 바꿨습니다.
결과: 계산기가 필요 없어져서 칩이 작아지고 전기를 거의 쓰지 않게 되었지만, 맛 (정확도) 은 1% 도 안 떨어질 정도로 거의 똑같았습니다.

3. 해결책 2: "한 번에 모든 요리사에게 지시하기" (하드웨어 개선)

이제 계산이 쉬워졌으니, 아까 말한 '상태 확인' 병목을 해결할 차례입니다.
기존 방식은 요리사 100 명을 한 명씩 찾아다니며 메모를 적었지만, 이 연구팀은 SRAM(메모리 칩) 이라는 재료를 바로 그 자리에서 처리하는 방식을 썼습니다.

비유: 요리사들이 서 있는 자리 (메모리) 에 바로 자동화된 기계 팔을 설치한 것입니다.
- 요리사들이 자리를 떠나지 않고, 동시에 자신의 상태를 업데이트합니다.
- 더 이상 요리장 (중앙 처리 장치) 이 일일이 돌아다니며 지시할 필요가 없습니다.
- 결과: 100 명을 확인하는 데 걸리던 시간이 **순간 (3 개의 시계 사이클)**으로 줄었습니다.

4. 성과: "초고속, 초절전, 거의 완벽한 정확도"

이 새로운 방식 (SRAM 기반의 선형 감쇠 SNN) 을 테스트해 본 결과는 놀라웠습니다.

속도: 기존 방식보다 16 배에서 69 배 더 빠릅니다. (마치 걸어서 가던 것을 비행기로 가는 것과 같습니다.)
전력: 같은 일을 하는 데 드는 전기 비용이 1.1 배에서 16.7 배까지 줄었습니다. (휴대폰 배터리가 훨씬 오래 가는 셈입니다.)
정확도: 복잡한 수식을 단순화했음에도 불구하고, 원래 방식과 거의 차이가 없는 정확도를 유지했습니다.

요약: 왜 이것이 중요한가요?

지금까지 인공지능 칩은 "계산"은 빠르게 했지만, "기억 상태를 업데이트"하는 데서 한계를 겪었습니다. 이 논문은 **"계산뿐만 아니라 상태 업데이트도 메모리 안에서 동시에 처리하자"**는 아이디어로, 더 작고, 더 저렴하며, 배터리만으로도 오래 작동하는 차세대 인공지능 칩을 만드는 길을 열었습니다.

마치 복잡한 수학을 외우지 않고도, 동시에 모든 일을 처리할 수 있는 초능력을 가진 주방을 만든 것과 같습니다. 이제 스마트폰이나 로봇이 뇌처럼 빠르고 효율적으로 생각할 수 있는 시대가 한 걸음 더 다가왔습니다.

논문 요약: SRAM 기반 선형 감쇠 (Linear-Decay) 스파이킹 신경망 (SNN) 을 위한 컴퓨트 인 메모리 (CIM) 가속기

1. 연구 배경 및 문제점 (Problem)

SNN 의 한계: 스파이킹 신경망 (SNN) 은 이벤트 기반 동작과 높은 에너지 효율성으로 기존 딥러닝 대안으로 주목받고 있으나, 신경막 전위 (membrane potential) 의 직렬 업데이트 과정으로 인해 처리량 (throughput) 이 제한적입니다.
CIM 의 불일치: 기존 컴퓨트 인 메모리 (CIM) 아키텍처는 시냅스 연산 ( $W \times I$ ) 을 병렬화하여 $O(1)$ 복잡도로 가속화하지만, 그 후속 단계인 신경 상태 업데이트는 $N$ 개의 뉴런을 순차적으로 갱신해야 하므로 $O(N)$ 의 지연 시간과 높은 메모리 접근 에너지를 유발합니다.
핵심 병목: 시냅스 연산의 고도 병렬화와 상태 업데이트의 직렬 처리 간의 불일치로 인해, 대규모 SNN 추론에서 상태 업데이트가 주요 지연 및 에너지 병목 현상이 됩니다.

2. 제안된 방법론 (Methodology)

이 논문은 알고리즘과 하드웨어를 공동 최적화 (co-optimization) 한 SRAM 기반 CIM 아키텍처를 제안합니다.

가. 알고리즘 수준: 선형 감쇠 LIF (LD-LIF) 뉴런

기존 방식: 전통적인 LIF (Leaky Integrate-and-Fire) 뉴런은 지수 함수 형태의 막 전위 감쇠 ( $V_{mem}(t) = V_0 e^{-t/\tau}$ ) 를 사용하며, 이는 하드웨어 구현 시 곱셈기나 룩업 테이블을 필요로 하여 비용이 높습니다.
제안 방식: 지수 감쇠를 단순한 **선형 감쇠 (Linear Decay)**로 근사화합니다.
- 수식: $V_{mem}[t+1] = V_{mem}[t] - \beta + W \cdot Input[t]$
- 곱셈을 제거하고 단순한 덧셈/뺄셈으로 변환하여 하드웨어 복잡도를 낮춥니다.
- 정확도 저하를 최소화하기 위해 각 레이어별로 **학습 가능한 감쇠 파라미터 ( $\beta$ )**를 도입하여 역전파 (Backpropagation) 를 통해 최적화합니다.

나. 하드웨어 아키텍처: SRAM 기반 병렬 상태 업데이트

SRAM CIM 매크로: RRAM, PCM 등 다른 메모리 기술 대비 성능, 신뢰성, CMOS 호환성, 그리고 빈번한 상태 업데이트에 적합한 SRAM 을 기반으로 합니다.
인-메모리 (In-Memory) 병렬 업데이트:
- MAC 모듈: 32 개의 SRAM 블록으로 구성되며, 각 블록은 4 비트 가중치를 저장하고 어더 트리를 통해 시냅스 연산을 수행합니다.
- LD-LIF 모듈: 32 개의 VMEM (막 전위) 서브모듈을 포함하며, 각 모듈은 8T SRAM (VMEM A/B) 과 처리 요소 (PE) 로 구성됩니다.
- 동작 원리:
  1. 핑퐁 (Ping-pong) 방식: VMEM A 와 B 사이에서 막 전위 데이터를 오가며 3 개의 클럭 사이클 내에 업데이트를 완료합니다.
  2. 연산 통합: 감쇠 (Decay) 와 임계값 (Threshold) 을 동시에 뺄셈하고, 부호 비트 (Sign bit) 를 활용하여 스파이크 발생 여부를 판단함으로써 별도의 비교 회로 (Comparator) 오버헤드를 제거합니다.
  3. 스파이크 리셋: 스파이크가 발생하면 전위를 0 으로 리셋하고, 발생하지 않으면 임계값을 다시 더하여 전위를 유지합니다.

3. 주요 기여 (Key Contributions)

알고리즘 - 하드웨어 공동 최적화: 지수 감쇠를 선형 감쇠로 대체하여 곱셈기를 제거하고, 이를 SRAM 배열 내에서 직접 병렬 업데이트할 수 있는 하드웨어 아키텍처를 설계했습니다.
병렬 상태 업데이트: 전역적인 직렬 업데이트를 제거하고 SRAM 배열 내에서 국소적이고 병렬적인 상태 갱신을 가능하게 하여 $O(N)$ 병목 현상을 해결했습니다.
학습 가능한 선형 감쇠: 고정된 상수가 아닌 학습 가능한 $\beta$ 파라미터를 도입하여 다양한 네트워크 구조와 데이터셋에서 정확도를 유지하면서도 하드웨어 효율성을 극대화했습니다.

4. 실험 결과 (Results)

정확도: N-MNIST, SHD, DVS Gesture 등 다양한 벤치마크 데이터셋에서 기존 지수 감쇠 모델 (v-LIF) 대비 약 1% 미만의 정확도 손실 (최대 1.11% 감소) 만 발생했습니다.
지연 시간 (Latency):
- 제안된 아키텍처는 32 개의 막 전위를 3 개의 클럭 사이클 내에 병렬로 업데이트합니다.
- TSMC 65nm 공정 기준, 총 지연 시간은 21ns로, 기존 직렬 아키텍처 (200MHz 기준) 대비 약 30 배 이상 빠릅니다.
에너지 효율성:
- 시냅스 연산 (SOP) 당 에너지 소비는 0.09 pJ/SOP로 달성되었습니다.
- 기존 디지털 LIF 구현 대비 에너지 효율이 15.9 배에서 69 배까지 향상되었습니다.
- SOP 에너지 소비는 기존 최첨단 연구 (JSSC'24, VLSI'23 등) 대비 1.1 배에서 16.7 배 감소했습니다.

5. 의의 및 결론 (Significance)

이 연구는 SNN 가속화에서 단순히 시냅스 연산 ( $W \times I$ ) 만을 가속하는 것을 넘어, 상태 업데이트 (State-update) 동역학 자체를 CIM 아키텍처 내부에서 최적화해야 함을 강조합니다.

확장성: SRAM 의 높은 읽기/쓰기 속도와 안정성을 활용하여 대규모 SNN 구현에 적합한 확장 가능한 솔루션을 제공합니다.
실시간 처리: 낮은 지연 시간과 높은 에너지 효율로 인해 저전력, 실시간 뉴로모픽 처리 시스템 구축에 중요한 기여를 합니다.
미래 방향: 지수 함수의 복잡성을 제거하고 선형 근사를 통해 하드웨어 친화적인 SNN 설계 패러다임을 제시했습니다.