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SRAM-Based Compute-in-Memory Accelerator for Linear-decay Spiking Neural Networks

该论文提出了一种基于 SRAM 的计算存内（CIM）架构，通过算法上将指数衰减近似为线性衰减、架构上实现片内并行状态更新，有效解决了脉冲神经网络（SNN）中状态更新带来的延迟与能耗瓶颈，在保持精度基本不变的同时显著提升了能效。

原作者： Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

发布于 2026-03-17

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原作者： Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

这篇论文介绍了一种让人工智能（AI）变得更省电、更快速的新方法。为了让你轻松理解，我们可以把整个过程想象成管理一家繁忙的“神经工厂”。

1. 背景：工厂的瓶颈在哪里？

想象一下，传统的神经网络（Deep Networks）像是一个流水线工厂，工人（神经元）不停地计算，效率很高。

而脉冲神经网络（SNN） 则更像是一个生物大脑，它只在有“事件”发生时才工作（比如眼睛看到东西才处理），平时都在休息，所以非常省电。

但是，这个“生物大脑”有一个大麻烦：

好消息：工厂里的“乘法运算”（比如把信号乘以权重）已经做得很快了，就像用超级计算机瞬间算出结果。
坏消息：算完结果后，每个工人（神经元）需要自己更新状态（比如“我刚才太累了，需要休息一下”）。在传统设计中，这些工人必须排队一个一个地去更新状态。如果工厂有 1000 个工人，就得排 1000 次队。这成了最大的瓶颈，既慢又费电。

2. 核心创新：两个“魔法”

为了解决这个排队问题，作者提出了两个聪明的“魔法”：

魔法一：把“指数级衰减”变成“直线减法”

原来的做法：想象一个漏水的水桶，水漏掉的速度是越来越慢的（像指数函数）。要算出还剩多少水，需要复杂的数学公式（乘法），这很费脑子（算力）。
新的做法（线性衰减）：作者说：“别管那么复杂了，我们就假设水桶每秒钟固定漏掉一滴水。”
- 比喻：这就好比从“计算复杂的曲线”变成了简单的“做减法”。
- 效果：虽然理论上有点误差，但实验证明，这种简化让准确率只下降了**1%**左右（几乎感觉不到），却把计算难度从“做乘法”变成了“做加法”，大大降低了能耗。

魔法二：在“仓库”里直接干活（存内计算）

原来的做法：数据存在仓库（SRAM 内存）里，工人要先把数据搬出来，在办公室算好，再搬回去。一来一回，累死搬运工（内存访问），还慢。
新的做法（存内计算 CIM）：作者把“办公室”直接搬进了“仓库”里。
- 比喻：想象仓库的货架上直接装了计算器。当货物（数据）放在架子上时，货架自己就能完成“漏掉一滴水”的更新动作，不需要把货物搬来搬去。
- 并行处理：以前是工人排队更新，现在仓库里的所有货架同时更新。就像以前是 1000 个人排队过安检，现在变成了 1000 个安检口同时工作。

3. 硬件长什么样？

作者用一种叫 SRAM 的普通内存芯片（就像你电脑里的内存条）搭建了这套系统。

细胞结构：他们设计了一种特殊的“神经元细胞”，里面有两个小房间（双缓冲），像乒乓球一样轮流工作。
- 第一秒：房间 A 算出结果，传给房间 B。
- 第二秒：房间 B 减去“漏水量”，传回房间 A。
- 第三秒：检查是否“触发信号”（如果水满了就发个电报，然后重置）。
整个过程只需要3 个时钟周期，而且所有神经元是同时完成的，不需要排队。

4. 效果如何？

作者把这套系统拿去测试了几个著名的 AI 任务（比如识别手势、声音等）：

速度：比传统方法快了 16 倍 到 69 倍。
省电：每做一个运算，消耗的电量只有原来的 1/16 甚至 1/69。
准确度：虽然用了简化的算法，但准确率几乎没变（只掉了不到 1%）。

总结

这篇论文的核心思想就是：别在“怎么算”上死磕，要在“怎么存”和“怎么更新”上动脑筋。

通过把复杂的数学公式简化（直线代替曲线），并把计算直接搬到数据存放的地方（内存里直接算），他们成功让 AI 芯片像生物大脑一样，既快又省电。这为未来制造超低功耗、能实时处理信息的智能设备（比如植入式医疗设备、自动驾驶传感器）铺平了道路。

这篇论文提出了一种基于 SRAM 的存内计算（Compute-in-Memory, CIM）加速器架构，专门用于优化线性衰减脉冲神经网络（Linear-decay Spiking Neural Networks, LD-SNN）。该工作通过算法与硬件的协同优化，解决了传统 SNN 在硬件实现中状态更新带来的延迟和能耗瓶颈。

以下是该论文的详细技术总结：

1. 研究背景与问题 (Problem)

SNN 的优势与瓶颈：脉冲神经网络（SNN）因其事件驱动和时序稀疏性，在能效方面优于传统深度网络。然而，其推理吞吐量受限于神经元膜电位的串行更新过程。
存内计算（CIM）的局限性：虽然 CIM 架构（如 SRAM-based）能高效并行执行突触运算（ $W \times I$ ），实现 $O(1)$ 复杂度的矩阵向量乘法，但随后的神经元状态更新（膜电位衰减与累加）通常仍需串行访问所有神经元，导致 $O(N)$ 的延迟和高昂的内存访问能耗。
核心矛盾：高度并行的突触计算与串行状态更新之间的不匹配，使得状态更新成为 SNN 推理中的主要延迟和能耗瓶颈。
现有硬件挑战：传统的漏积分发放（LIF）神经元模型涉及指数衰减（ $e^{-t/\tau}$ ），在硬件实现上需要乘法器或查找表，增加了面积和功耗。

2. 方法论 (Methodology)

2.1 算法层面：线性衰减漏积分发放神经元 (LD-LIF)

线性近似：用简单的线性衰减近似替代传统的指数衰减。将膜电位更新公式从 $V(t+1) = V(t) \cdot \alpha + \text{Input}$ 简化为 $V(t+1) = V(t) - \beta + \text{Input}$ 。
计算简化：将昂贵的乘法操作转化为简单的加减法，消除了对乘法器的需求。
可学习参数：引入可学习的衰减参数 $\beta$ 。在反向传播中通过梯度下降优化 $\beta$ ，使网络能够适应不同层的动力学特性，从而在简化模型的同时保持高精度（精度损失仅约 1%）。

2.2 硬件架构：SRAM 基存内并行更新

整体架构：基于 SRAM 的 CIM 加速器，包含三个主要模块：
1. MAC 模块：由 32 个 SRAM 块组成，每个块包含 256 行 x 4 个 SRAM 单元（存储 4 位权重），配合加法树进行并行乘加运算。
2. Scaler 模块：对齐 MAC 输出与 LIF 模块的 10 位膜电位（VMEM）尺度。
3. LD-LIF 模块：核心创新点，直接在 SRAM 阵列内执行并行更新。
单元电路设计 (VMEM Cell)：
- 采用双 8T SRAM 块（VMEM A 和 VMEM B）配合处理单元（PE）。
- PE 组成：全加器（FA）、3 选 1 多路复用器（MUX3）、反相器和开关。
- 乒乓操作 (Ping-Pong)：膜电位在 VMEM A 和 B 之间交替读写，在 3 个时钟周期内完成一次完整更新：
  1. 周期 1：读取 $V_{init}$ ，加上 MAC 结果，写入 $V_{mid}$ 到另一块。
  2. 周期 2：读取 $V_{mid}$ ，减去（衰减值 + 阈值），得到 $V'_{mid}$ ，写回原块。利用符号位判断是否发放脉冲（Spiking），无需额外的比较电路。
  3. 周期 3：根据是否发放脉冲，将 $V'_{mid}$ 加回阈值（若无脉冲）或重置为 0（若有脉冲），完成最终更新。
优势：实现了原位（In-place）和并行的状态更新，消除了全局串行更新的需求。

3. 关键贡献 (Key Contributions)

算法 - 硬件协同设计：首次将线性衰减近似与 SRAM 存内计算架构深度结合，将复杂的指数衰减转化为硬件友好的加减运算。
消除状态更新瓶颈：提出了一种在 SRAM 阵列内部直接并行执行膜电位衰减和更新的方案，将状态更新延迟从 $O(N)$ 降低到 $O(1)$ （并行完成）。
无比较器设计：通过巧妙的电路时序和符号位利用，在更新过程中隐式完成阈值比较，节省了比较电路的面积和功耗。
高能效实现：在 65nm 工艺下实现了极低的每突触操作（SOP）能耗。

4. 实验结果 (Results)

精度表现：
- 在 N-MNIST、SHD 和 DVS Gesture 三个基准数据集上，LD-LIF 模型相比传统 v-LIF 模型，精度仅下降了 0.38% - 1.11%。
- 证明了线性衰减在保持 SNN 时序依赖性和预测能力方面的有效性。
性能提升：
- 延迟：在 0.9V 电压下，32 个膜电位的并行更新仅需 21 ns（3 个时钟周期）。相比之下，传统串行架构（200 MHz）需要约 30 倍的时间。
- 能耗：每突触操作（SOP）能耗仅为 0.09 pJ。
- 能效：达到 20.7 TOPS/W（部分对比数据提及 21.6 TOPS/W）。
对比优势：
- 与现有最先进的 SNN 硬件（如 JSSC'24, VLSI'23, TCASAI'25 等）相比，SOP 能耗降低了 1.1 倍至 16.7 倍。
- 能效提升了 15.9 倍至 69 倍。

5. 意义与结论 (Significance)

突破扩展性限制：该工作证明了在 CIM 架构中，除了加速突触运算（ $W \times I$ ）外，优化神经元状态更新动力学对于实现可扩展、低功耗和实时的类脑处理至关重要。
实用价值：提出的方案在保持高精度的同时，显著降低了硬件复杂度和能耗，为未来大规模、实时 SNN 部署在边缘设备和物联网节点上提供了可行的技术路径。
技术启示：SRAM 凭借其高读写速度、稳定性和 CMOS 兼容性，在需要细粒度频繁状态更新的 SNN 应用中，比 RRAM、PCM 等其他新兴存储技术更具优势。

总结：这篇论文通过算法上的线性近似和硬件上的存内并行更新机制，成功解决了 SNN 推理中的状态更新瓶颈，实现了性能与能效的显著提升，是类脑计算硬件领域的一项重要进展。