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SRAM-Based Compute-in-Memory Accelerator for Linear-decay Spiking Neural Networks

Este artigo propõe um acelerador baseado em SRAM e Compute-in-Memory que otimiza conjuntamente algoritmos e hardware para Redes Neurais de Spiking, substituindo o decaimento exponencial por um decaimento linear e implementando atualizações de estado em paralelo dentro da memória, resultando em ganhos significativos de eficiência energética e latência com perda de precisão negligenciável.

Autores originais: Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

Publicado 2026-03-17

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CC BY 4.0

Autores originais: Hongyang Shang, Shuai Dong, Yahan Yang, Junyi Yang, Peng Zhou, Arindam Basu

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Imagine que você tem um time de corredores de maratona (os neurônios) tentando resolver um problema juntos. No mundo das redes neurais tradicionais, eles são como corredores que precisam parar a cada passo para checar um relógio complexo, fazer cálculos difíceis de matemática e depois decidir se continuam correndo ou se cansaram. Isso consome muita energia e tempo.

Este artigo apresenta uma nova maneira de organizar essa corrida, usando uma tecnologia chamada CIM (Computação na Memória) e uma regra de jogo mais simples chamada Decaimento Linear.

Aqui está a explicação passo a passo, usando analogias do dia a dia:

1. O Problema: A "Gargalo" do Relógio

Na maioria dos computadores e chips de inteligência artificial, existe um problema chamado "Gargalo de Von Neumann". É como se você tivesse uma cozinha super rápida (o processador) onde os chefs preparam pratos (cálculos) em segundos, mas a única porta de entrada e saída é uma porta estreita onde os pratos têm que ser carregados um por um.

No caso das Redes Neurais de Spiking (SNN) – que imitam o cérebro humano – a parte de "cozinhar" (multiplicar e somar sinais) ficou muito rápida e paralela. Mas a parte de "atualizar o estado do neurônio" (ver se ele está cansado ou excitado) ainda é feita de forma sequencial, um por um. É como se, depois de preparar 100 pratos, você tivesse que esperar 100 segundos para verificar se cada um deles esfriou antes de servir o próximo. Isso gasta muita energia e deixa tudo lento.

2. A Solução Inteligente: A Regra do "Passo Fixo"

Os autores propuseram uma mudança na regra do jogo.

O Modelo Antigo (Exponencial): Imagine que a energia de um neurônio cai como uma bola rolando ladeira abaixo. No começo, ela rola muito rápido, depois desacelera, depois quase para. Para calcular isso, o chip precisa fazer multiplicações complexas (como usar uma calculadora científica para cada passo).
O Modelo Novo (Decaimento Linear - LD-LIF): Os autores disseram: "E se, em vez de uma ladeira curva, a gente usasse uma escada com degraus do mesmo tamanho?". Em vez de calcular uma curva complexa, o neurônio apenas subtrai um valor fixo a cada passo.
- A Analogia: É a diferença entre calcular quanto tempo falta para o sol se pôr usando uma fórmula complexa de astronomia (modelo antigo) versus apenas olhar para o relógio e dizer "sempre que o ponteiro avança 1 minuto, a luz diminui um pouquinho igual" (modelo novo).
- O Resultado: Isso transforma multiplicações caras em simples adições e subtrações. É como trocar um carro de Fórmula 1 por uma bicicleta: muito mais simples, consome menos combustível (energia) e, surpreendentemente, chega quase no mesmo lugar (a precisão cai apenas 1%, o que é insignificante).

3. A Arquitetura: A Cozinha Sem Saída

A parte mais genial do hardware é onde isso acontece.

O Problema Antigo: O chip precisava pegar o dado da memória, levá-lo para o processador, fazer a conta de "cansaço" (decaimento), e levar de volta. Isso é como levar o prato da cozinha para a sala, verificar se está quente, e voltar.
A Solução CIM (Computação na Memória): Os autores construíram o chip de forma que a "cozinha" e a "sala" são a mesma coisa. O chip faz a conta de cansaço dentro da própria memória onde os dados estão guardados.
- A Analogia: Imagine que os corredores da maratona têm um sensor no próprio tênis. Em vez de parar para ir até um posto de controle verificar o cansaço, eles apenas apertam um botão no tênis e o próprio tênis ajusta a velocidade deles instantaneamente.
- Paralelismo: Enquanto os chips antigos atualizam os neurônios um por um (sequencial), este novo chip atualiza todos os 32 neurônios ao mesmo tempo (paralelo), direto na memória.

4. Os Resultados: Mais Rápido e Mais Barato

Quando testaram essa ideia em tarefas reais (como reconhecer gestos ou dígitos escritos à mão):

Velocidade: O sistema ficou de 15 a 69 vezes mais eficiente em energia.
Tempo: A latência (tempo de resposta) caiu drasticamente. Enquanto um chip antigo levaria cerca de 80 nanossegundos para fazer a atualização, o novo chip faz em apenas 21 nanossegundos.
Precisão: A inteligência artificial não ficou "burra". Ela manteve quase a mesma precisão do modelo antigo, perdendo apenas uma fração mínima de acerto.

Resumo Final

Este trabalho é como descobrir que, para fazer uma maratona eficiente, não precisamos de corredores que fazem cálculos complexos de física a cada passo. Em vez disso, usamos corredores que seguem uma regra simples (perder energia de forma constante) e que têm sensores inteligentes nos pés que ajustam tudo instantaneamente, sem precisar parar para consultar um manual.

Isso permite criar chips de inteligência artificial que são extremamente rápidos, gastam pouquíssima bateria e podem rodar em tempo real, abrindo caminho para robôs e dispositivos inteligentes que funcionam como o cérebro humano, mas com a eficiência de um chip moderno.

Título: Acelerador Baseado em SRAM para Computação na Memória (CIM) em Redes Neurais de Spiking com Decaimento Linear

1. O Problema

As Redes Neurais de Spiking (SNNs) são uma alternativa biologicamente inspirada às redes profundas convencionais, oferecendo computação orientada a eventos e eficiente em termos de energia. No entanto, o desempenho de hardware das SNNs é limitado por um gargalo fundamental:

Descompasso de Arquitetura: Enquanto as operações sinápticas (multiplicação e acumulação - MAC) podem ser altamente paralelizadas em arquiteturas de Computação na Memória (CIM) com complexidade $O(1)$ , a atualização do estado do neurônio (atualização do potencial de membrana) ainda exige uma atualização serial.
Gargalo de Latência e Energia: A atualização serial de $N$ neurônios resulta em complexidade $O(N)$ , tornando-se o principal gargalo de latência e consumo de energia na inferência de SNNs em grande escala.
Complexidade Computacional: O modelo tradicional de "Leaky Integrate-and-Fire" (LIF) utiliza decaimento exponencial, que requer multiplicadores ou tabelas de pesquisa no hardware, aumentando o custo de área e potência.

2. Metodologia

Os autores propõem uma arquitetura CIM baseada em SRAM que co-otimiza o algoritmo e o hardware para resolver esses gargalos.

Nível Algorítmico: Neurônio LD-LIF (Decaimento Linear)
- Substituem o decaimento exponencial tradicional por uma aproximação de decaimento linear.
- A equação de atualização do potencial de membrana é simplificada de $V(t+1) = \alpha V(t) + \text{input}$ para $V(t+1) = V(t) - \beta + \text{input}$ .
- Isso elimina a necessidade de multiplicadores, convertendo a operação de decaimento em uma simples subtração (adição), mantendo a precisão com uma queda de apenas ~1%.
- O parâmetro de decaimento $\beta$ é aprendível via descida de gradiente durante o treinamento, permitindo que a rede ajuste a dinâmica temporal para diferentes camadas e tarefas.
Nível Arquitetural: Atualização Paralela na Memória
- Célula de Memória: Utilizam blocos de SRAM 8T (com duas portas de leitura/escrita separadas) para armazenar o potencial de membrana.
- Atualização "In-Place": O decaimento e a atualização são realizados diretamente dentro do array de SRAM, eliminando a necessidade de mover dados para unidades de processamento externas e atualizações sequenciais globais.
- Circuito de Atualização: A célula de tensão de membrana utiliza um somador completo (Full Adder) e multiplexadores para realizar a operação de "ping-pong" entre dois blocos de memória (VMEM A e VMEM B) em apenas 3 ciclos de relógio.
- Detecção de Spike: O circuito utiliza o bit de sinal do resultado da subtração (Potencial - Decaimento - Limiar) para determinar se um spike ocorreu, eliminando a necessidade de um circuito comparador dedicado. Se o bit de sinal indicar que o potencial excedeu o limiar, o valor é resetado para zero; caso contrário, o limiar é adicionado de volta.

3. Contribuições Principais

Co-otimização Algoritmo-Hardware: A introdução do modelo LD-LIF que mapeia nativamente para operações de adição/subtração em hardware, removendo multiplicadores complexos.
Arquitetura CIM Paralela: Um esquema de atualização de estado que executa o decaimento e a atualização do potencial de membrana em paralelo dentro do array de SRAM, superando o gargalo $O(N)$ das atualizações seriais.
Eficiência Energética e de Latência: Demonstração de que a otimização da dinâmica de atualização de estado é tão crucial quanto a aceleração da operação sináptica para processamento neuromórfico escalável.

4. Resultados

O método foi avaliado em cargas de trabalho de SNN (MLP e CNN) em conjuntos de dados como N-MNIST, SHD e DVS Gesture, simulado no processo de 65 nm da TSMC.

Precisão: A perda de precisão em relação aos modelos de decaimento exponencial (v-LIF) foi negligenciável (reduções de 0,38% a 1,11%).
Latência: A arquitetura proposta atualiza 32 potenciais de membrana em paralelo em apenas 21 ns (3 ciclos de relógio a 0,9V), sendo aproximadamente 30 vezes mais rápida que uma arquitetura serial convencional operando a 200 MHz.
Consumo de Energia:
- Redução no consumo de energia por operação sináptica (SOP) de 1,1x a 16,7x em comparação com trabalhos recentes (JSSC'24, VLSI'23, TCASAI'25).
- Aumento na eficiência energética de 15,9x a 69x.
- Eficiência energética total de 20,7 TOPS/W.
Comportamento de Spiking: A análise mostrou que o decaimento linear aprendível permite que a rede adapte a frequência de disparo (spiking) dinamicamente, com parâmetros $\beta$ negativos em algumas camadas indicando um aumento do potencial ao longo do tempo para disparos mais frequentes.

5. Significado

Este trabalho destaca que, para viabilizar processadores neuromórficos de alta eficiência, é insuficiente apenas acelerar a computação sináptica (W×I). É imperativo otimizar a dinâmica de atualização de estado dentro das arquiteturas CIM. A abordagem proposta oferece um caminho escalável, de baixo consumo e em tempo real para a próxima geração de aceleradores de SNN, demonstrando que a simplificação algorítmica (decaimento linear) combinada com uma arquitetura de memória inteligente pode superar os limites físicos e energéticos das abordagens atuais.