EULER-ADAS: Energy-Efficient & SIMD-Unified Logarithmic-Posit Engine for Precision-Reconfigurable Approximate ADAS Acceleration

기술 요약: EULER-ADAS: 정밀도 재구성 가능한 근사 ADAS 가속화를 위한 에너지 효율 및 SIMD 통합 로그 포지트 엔진

문제 제기
고급 운전자 보조 시스템 (ADAS) 은 엄격한 전력 및 면적 제약 하에서 저지연 추론이 가능한 신경 연산 엔진 (NCE) 을 요구합니다. IEEE 754 부동소수점 형식에 비해 포지트 (Posit) 산술은 낮은 비트 폭에서 동적 범위 대비 우수한 정확도 트레이드오프를 제공하지만, 가변 길이 레짐 인코딩 (VLRE) 은 상당한 하드웨어 오버헤드를 초래합니다. 구체적으로 VLRE 는 피연산자 디코딩 및 결과 인코딩을 복잡하게 만들어 지연 시간과 면적을 증가시킵니다. 또한, 가변 길이 레짐 필드는 표준 포지트 표현을 소프트 에러에 매우 민감하게 만듭니다. 레짐 필드에서 단일 비트 플립이 발생할 경우 치명적인 수치적 편차를 초래할 수 있으며, 이는 안전 관련 지각 작업 부하에 있어 중요한 우려 사항입니다. 기존 솔루션들은 고정 레짐 변형을 사용하여 포지트의 동적 범위 이점을 희생하거나, 에너지 효율성과 신뢰성을 위해 인코딩/디코딩 논리, 가수 (mantissa) 곱셈, 그리고 누적 경로를 공동으로 최적화하지 못했습니다.

방법론
본 논문은 이러한 과제를 해결하기 위해 통합된 정밀도 재구성 가능한 데이터 경로를 통해 설계된 SIMD 활성화 로그 바운드 포지트 신경 연산 엔진인 EULER-ADAS를 제안합니다. 이 아키텍처는 세 가지 주요 설계 축을 통합합니다:

1. 바운드 레짐 포지트 (B-Posit) 표현: VLRE 의 결함 민감성과 하드웨어 복잡성을 완화하기 위해, 저자는 바운드 레짐 표현 ($bPosit(N, es, R)$) 을 채택합니다. 최대 레짐 길이 ($R$) 를 제한함으로써 아키텍처는 레짐 필드 결함의 심각성을 줄이고 디코딩/인코딩 논리를 단순화하여 복잡한 가변 길이 추출 체인의 필요성을 제거합니다.
2. 단계 적응형 로그 곱셈: 가수 곱셈 단계는 정확한 라디스 -4 부트 곱셈기를 단계 적응형 로그 곱셈기 (ILM) 로 대체합니다. 이 접근법은 로그 영역에서 곱셈을 덧셈으로 변환하여 회로 복잡성을 크게 줄입니다. 설계는 리딩 - 원 (leading-one) 검출 후 비트 자르기를 포함하여, 로그 단계 수 ($n$) 와 유지 비트 수 ($m$) 를 산술 오차와 하드웨어 비용 간의 균형을 맞추기 위한 조정 가능한 노브로 활용합니다.
3. SIMD 공유 쿼어 (Quire) 누적: 통합된 데이터 경로는 정밀도별 하드웨어를 중복하지 않고 포지트-(8,0), 포지트-(16,1), 포지트-(32,2) 실행 모드를 지원합니다. 아키텍처는 재구성된 SIMD 구성 가능 어더 트리를 갖춘 공유 128 비트 쿼어 누적 경로를 활용하여 4 배 포지트 -8, 2 배 포지트 -16, 또는 1 배 포지트 -32 연산을 가능하게 합니다.

설계 프레임워크는 레짐 바운드 $R$, 로그 단계 수 $n$, 그리고 자르기 너비 $m$을 예상 치명적 오차 (ECE) 및 상대 근사 오차 한계와 분석적으로 연결하여 특정 정밀도 모드에 대한 매개변수 선택을 안내합니다.

주요 기여

• 최초의 근사 B-Posit NCE: 본 논문은 바운드 레짐 포지트 인코딩/디코딩, 단계 적응형 로그 가수 곱셈, 그리고 SIMD 공유 쿼어 누적을 단일 통합 데이터 경로에 통합한 최초의 근사 신경 연산 엔진을 제시합니다.
• 구성 가능한 정확도 - 비용 프레임워크: 포지트 -8, 포지트 -16, 포지트 -32 모드 전반에 걸쳐 정확도를 조정하기 위해 단계 수와 자르기 너비가 구성 가능한 매개변수로 작용하는 로그 포지트 곱셈 프레임워크가 도입되었습니다.
• 통합 다중 정밀도 아키텍처: 이 설계는 정밀도별 MAC 유닛을 복제하는 면적 오버헤드를 피하면서 공유 하드웨어 구조 내에서 다중 정밀도 연산 (8/16/32 비트) 을 달성합니다.
• 종합적 평가: 이 연구는 이미지 분류, ADAS 지각, 엣지 추론 작업 부하 전반에 걸친 애플리케이션 수준 검증을 비롯해 광범위한 FPGA 및 28-nm ASIC 평가를 제공합니다.

결과

• 하드웨어 효율성: FPGA 구현 결과는 제안된 구성이 정확한 포지트 NCE 대비 LUT 수를 최대 41.4%, 지연 시간을 최대 76.1%, 전력을 최대 71.9% 감소시킨다고 보여줍니다. 에너지 - 지연 곱 (EDP) 은 라디스 -4 부트 기반 포지트 곱셈기보다 최대 10 배 낮습니다.
• ASIC 성능: 28-nm CMOS 공정에서 바운드 변형은 0.0130.016 mm²를 차지하며 19.822.1 mW를 소비하며, 최대 1.84 GHz 주파수로 작동합니다. 가장 컴팩트한 기존 근사 설계와 비교할 때, 바운드 EULER-ADAS 변형은 면적과 전력을 약 절반으로 줄입니다.
• 애플리케이션 정확도: 이미지 분류 (VGG-16, ResNet-50, ViT-B, MobileNetv2, ResNet-18) 및 다양한 ADAS 작업 부하 (객체 감지, 운전자 모니터링, 교통 표지 인식, 엔드 투 엔드 제어) 전반에 걸쳐 포지트 -16 및 포지트 -32 구성은 FP32 정확도에서 약 1.5 퍼센트 포인트 이내로 유지됩니다.
• 시스템 수준 검증: Pynq-Z2 FPGA 에 배포된 Tiny-YOLOv3 프로토타입은 0.29 W (22.6 mJ/프레임) 에서 78 ms 지연 시간을 달성하여 저전력 실시간 ADAS 추론에 적합함을 입증했습니다.

의의
본 논문은 EULER-ADAS 가 안전 필수 엣지 AI 에 포지트 산술을 배포하는 데 있어 중요한 진전이라고 주장합니다. 바운드 레짐 표현과 근사 로그 산술을 결합함으로써, 이 아키텍처는 가변 길이 인코딩의 신뢰성 문제와 정확한 산술의 높은 하드웨어 비용을 동시에 해결합니다. 저자들은 이것이 바운드 포지트 형식을 위해 특별히 설계된 최초의 근사 로그 곱셈기이며, 애플리케이션 수준의 충실도를 희생하지 않고 자율 주행 및 엣지 컴퓨팅을 위한 에너지 효율적이고 결함 내성이 있으며 정밀도 재구성 가능한 가속기를 위한 실현 가능한 경로를 제공한다고 주장합니다.