EULER-ADAS: Energy-Efficient & SIMD-Unified Logarithmic-Posit Engine for Precision-Reconfigurable Approximate ADAS Acceleration

技術概要：EULER-ADAS：精度再構成可能な近似 ADAS 加速のためのエネルギー効率型かつ SIMD 統合対数ポジットエンジン

問題定義
高度運転支援システム（ADAS）は、厳格な電力および面積制約下で低遅延推論を可能にするニューラル計算エンジン（NCE）を必要とする。IEEE 754 浮動小数点形式と比較して、ポジット演算は低ビット幅において精度と動的範囲のトレードオフに優れているが、その可変長レジーム符号化（VLRE）は顕著なハードウェアオーバヘッドをもたらす。具体的には、VLRE はオペランドのデコードおよび結果のエンコードを複雑化し、遅延と面積を増大させる。さらに、可変長レジームフィールドは標準的なポジット表現をソフトエラーに対して極めて敏感にする；レジームフィールドにおける単一のビット反転が壊滅的な数値の逸脱を引き起こす可能性があり、これは安全性に関わる知覚ワークロードにとって重大な懸念事項である。既存の解決策は、固定レジーム変種を使用することでポジットの動的範囲の利点を犠牲にするか、またはエンコード/デコード論理、仮数乗算、および累積パスをエネルギー効率と信頼性の観点から共同最適化することに失敗している。

手法
本論文は、これらの課題に対処するために、統一された精度再構成可能なデータパスを通じて設計された、SIMD 対応の対数有界ポジット・ニューラル計算エンジンであるEULER-ADASを提案する。このアーキテクチャは、3 つの主要な設計軸を統合している：

1. 有界レジームポジット（B-Posit）表現：VLRE の故障感受性とハードウェア複雑性を緩和するため、著者らは有界レジーム表現（$bPosit(N, es, R)$）を採用する。最大レジーム長（$R$）を制限することで、アーキテクチャはレジームフィールド故障の深刻度を低減し、デコード/エンコード論理を簡素化し、複雑な可変長抽出チェーンの必要性を排除する。
2. ステージ適応型対数乗算：仮数乗算ステージは、正確な radix-4 ブート乗算器をステージ適応型対数乗算器（ILM）に置き換える。このアプローチは、対数領域における乗算を加算に変換し、回路複雑性を大幅に低減する。設計は、先頭 1 の検出後のビット切り捨てを組み込んでおり、対数ステージ数（$n$）と保持ビット数（$m$）を、算術誤差とハードウェアコストのバランスを取るための調整可能なノブとして機能させる。
3. SIMD 共有クア累算：統一されたデータパスは、精度固有のハードウェアを重複させることなく、Posit-(8,0)、Posit-(16,1)、および Posit-(32,2) 実行モードをサポートする。アーキテクチャは、再構成された SIMD 構成可能な加算木を備えた共有 128 ビットのクア累算パスを利用し、4 倍の Posit-8、2 倍の Posit-16、または 1 倍の Posit-32 演算を可能にする。

設計フレームワークは、レジーム境界 $R$、対数ステージ数 $n$、および切り捨て幅 $m$ を、予期される壊滅的誤差（ECE）および相対近似誤差境界と分析的に結びつけ、特定の精度モードに対するパラメータの選択を導く。

主要な貢献

• 最初の近似 B-Posit NCE：本論文は、有界レジームポジットのエンコード/デコード、ステージ適応型対数仮数乗算、および SIMD 共有クア累算を単一の統一データパスに統合する、最初の近似ニューラル計算エンジンを提示する。
• 構成可能な精度 - コストフレームワーク：ステージ数と切り捨て幅を構成可能なパラメータとして、Posit-8、Posit-16、および Posit-32 モード全体で精度を調整できる対数ポジット乗算フレームワークが導入される。
• 統一マルチ精度アーキテクチャ：この設計は、精度固有の MAC ユニットを複製する面積オーバヘッドを回避しつつ、共有ハードウェア構造内でマルチ精度演算（8/16/32 ビット）を実現する。
• 包括的な評価：この研究は、画像分類、ADAS 知覚、およびエッジ推論ワークロード全体でのアプリケーションレベルの検証に加えて、広範な FPGA および 28 nm ASIC 評価を提供する。

結果

• ハードウェア効率：FPGA 実装結果は、提案された構成が、正確なポジット NCE に対して LUT 数を最大 41.4%、遅延を最大 76.1%、電力を最大 71.9% 削減することを示している。エネルギー遅延積（EDP）は、radix-4 ブートベースのポジット乗算器と比較して最大 10 倍低い。
• ASIC パフォーマンス：28 nm CMOS プロセスにおいて、有界変種は 0.013–0.016 mm²を占有し、19.8–22.1 mW を消費し、最大 1.84 GHz の周波数で動作する。最もコンパクトな既存の近似設計と比較して、有界 EULER-ADAS 変種は面積と電力を約半分に削減する。
• アプリケーション精度：画像分類（VGG-16、ResNet-50、ViT-B、MobileNetv2、ResNet-18）および多様な ADAS ワークロード（物体検出、ドライバー監視、交通標識認識、エンドツーエンド制御）全体において、Posit-16 および Posit-32 構成は、FP32 精度から約 1.5 パーセントポイント以内に留まる。
• システムレベルの検証：Pynq-Z2 FPGA に展開された Tiny-YOLOv3 プロトタイプは、0.29 W（22.6 mJ/フレーム）で 78 ms の遅延を達成し、低電力リアルタイム ADAS 推論への適合性を示している。

重要性
本論文は、EULER-ADAS が安全性が重要なエッジ AI におけるポジット演算の展開において重要な前進を表すと主張している。有界レジーム表現と近似対数演算を組み合わせることで、このアーキテクチャは、可変長符号化の信頼性に関する懸念と、正確な演算の高コストなハードウェアコストの両方を同時に解決する。著者らは、これが有界ポジット形式のために特別に設計された最初の近似対数乗算器であり、アプリケーションレベルの忠実度を犠牲にすることなく、自律走行およびエッジコンピューティングのためのエネルギー効率型、故障耐性型、かつ精度再構成可能なアクセラレータへの実行可能な道を提供すると述べている。