Silicon Photonics Testing: Design for Testability, Fault Detection, and Manufacturing Variation Analysis in Photonic Integrated Circuits

기술 요약: 실리콘 포토닉스 테스트: 실리콘 광집적회로(PIC)를 위한 테스트 용이성 설계(DFT), 결함 탐지 및 제조 변동 분석

문제 정의
실리콘-온-인슐레이터(SOI)의 높은 굴절률 대비와 CMOS 공정과의 호환성을 바탕으로, 고대역폭, 저비용 상호 연결 및 광 신경망(ONN)이나 광 논리 회로와 같은 복잡한 시스템으로 실리콘 포토닉스가 급격히 확장되고 있습니다. 그러나 이 기술은 제조 수율과 신뢰성 측면에서 상당한 과제에 직면해 있습니다. 실리콘 광학 회로는 제조 과정에서 발생하는 미세한 기하학적 불일치(예: 도파로 폭 또는 두께 변화)에 매우 민감합니다. 이러한 편차는 복잡한 회로를 통해 전파되어 신호 전력과 위상을 변화시키고, 결과적으로 잘못된 간섭 패턴을 유발하여 성능 저하를 초래합니다. 후속 공정에서의 튜닝 및 보정이 필요하지만, 현재의 프로세스는 대부분 수동적이고 번거로우며 자동화가 부족합니다. 또한, 광집적회로(PIC)의 테스트, 진단 및 보정을 단순화하기 위해 설계된 자동화된 DFT(Design-for-Test) 아키텍처에 관한 연구는 명확한 공백 상태에 있습니다.

방법론
저자들은 실리코 광집적회로(PIC)에 직접 내장될 수 있도록 설계된 규격 기반 DFT 아키텍처를 제안합니다. 핵심 방법론은 다음과 같습니다:

1. 테스트 액세스 및 신호 탭핑(Signal Tapping): 특정 테스트 지점에서 광 신호의 일부를 추출하기 위해 캐리어 주입(carrier injection) 기반의 마하-젠더 변조기(MZM)를 활용합니다. MZM은 테스트 모드(중간 구성)에서 작동하도록 설계되어, 전체 신호의 특정 비율(30%)을 테스트용으로 분리하고 나머지는 회로를 계속 통과하게 합니다.
2. 비교를 통한 결함 탐지: 탭핑된 테스트 신호($S_T, \phi_T$)를 Y-결합기(Y-combiner)를 사용하여 알려진 참조 신호($S_R, \phi_R$)와 비교합니다. Y-결합기는 비교기 역할을 수행합니다. 회로에 결함이 없다면 테스트 신호와 참조 신호는 동일한 크기와 반대되는 위상을 갖도록 설계되어 상쇄 간섭을 일으키고 출력이 0이 됩니다. 0으로부터의 어떠한 편차도 결함을 나타냅니다.
3. 구성 요소 설계 및 시뮬레이션: DFT 회로 구성 요소인 방향성 결합기(directional couplers), 위상 변조기(phase modulators), Y-결합기는 Ansys Lumerical 제품군(FDE, varFDTD, FDTD, CHARGE, INTERCONNECT)을 사용하여 설계 및 광범로 시뮬레이션되었습니다.
   • 방향성 결합기: 정밀한 전력 분할(50:50 분포 목표)을 보장하면서 반사 손실을 최소화하도록 최적화된 도파로 간격과 길이를 가진 3dB 결합기로 설계되었습니다.
   • 위상 변조기: 역방향 바이어스 p-n 접합에 의해 유도된 캐리어 농도 변화에 따른 굴절률 변화($\Delta n$) 및 흡수($\Delta \alpha$)를 계산하기 위해 Drude 확장을 사용하여 모델링되었습니다.
   • MZM 조립: 스위칭 가능한 MZM을 만들기 위해 방향성 결합기와 위상 변조기를 통합했습니다. 16V가 요구되는 비현실적인 3mm 암(arm) 대신, 풋프린트와 스위칭 전압(전체 스위칭에 약 5.6V 필요) 사이의 균형을 맞추기 위해 5mm 변조 암이 선택되었습니다.
4. 검증 시나리오: 본 방법론은 두 가지 서로 다른 PIC 토폴로지에 적용되었습니다:
   • 표준 MZI가 DFT MZM으로 대체된 피드포워드(feed-forward) 광 신경망(ONN).
   • 피드백 루프가 있는 광 논리 회로(BCD-to-7-segment 디스플레이)에서, 폐루프 토폴로지를 방해하지 않도록 노드 사이에 외부적으로 DFT 회로를 삽입하였습니다.

주요 기여

• DFT 아키텍처: 신호 전력과 위상을 참조 신호와 비교하여 온칩(on-chip) 테스트를 가능하게 하는 실리콘 포토닉스 특화형 혁신적 DFT 아키텍처를 제시합니다.
• 구성 요소 설계: DFT 회로 구축에 필요한 구성 광학 부품(3dB 방향성 결합기, 캐리어 주입 위상 변조기, Y-결합기)에 대한 상세한 설계 및 시뮬레이션을 제공합니다.
• 결함 탐지 입증: 제조 결함(위상 이동 오류 또는 전력 편차로 시뮬레이션됨)을 피드포워드 및 피드백 루프 회로 토폴로지 모두에서 탐지할 수 있음을 입증합니다.
• 규격 기반 테스트: 실제 회로 특성을 단순한 합격/불합격 이진 결과에 의존하는 대신 이상적인 규격과 비교함으로써 회로 동작을 검증합니다.

결과

• 구성 요소 성능: 설계된 3dB 방향성 결합기는 반사 손실을 최소화하면서 48:48 전력 분포를 달로 달성했습니다. 5mm MZM은 2.6dB의 삽입 손실과 20.3dB의 소멸비(extinction ratio)를 보여주었습니다.
• ONN 테스트: 피드포워드 ONN 테스트에서 결함이 없는 회로는 Y-결합기에서 상쇄 간섭(출력 0)을 일으켰습니다. 결함이 도입되었을 때(위상 이동 오류를 3.14 rad 대신 2.14 rad로 시뮬레이션), MZM 출력은 0.1W로 변하였고, Y-결합기가 비제로(non-zero) 신호를 감지하여 오작동을 성공적으로 식별했습니다.
• 피드백 루프 테스트: 피드백 루프가 있는 광 논리 회로에서 특정 MZI에 결함이 도입되었을 때, 테스트 디버그 지점에 신호가 나타났습니다. DFT 회로는 이 편차를 성공적으로 감지하여 복잡한 사이클 구조에서도 본 방법론의 적용 가능성을 확인했습니다.

의의 및 주장
본 논문은 제안된 DFT 방법론이 실리콘 포토닉스 생태계의 자동화된 테스트에 대한 임계적 요구를 해결한다고 주장합니다. 테스트 액세스 및 결함 탐지 회로를 칩에 직접 내장함으로써, 이 접근 방식은 실시간 데이터 수집, 실패 탐지 및 제조 후 튜닝을 용이하게 합니다. 저자들은 이 아키텍처가 테스트 시간을 단축하고 비용을 절감하며, 테스트 커버리지와 신뢰성을 높이고, 실리콘 PIC의 확장성과 수율을 개선할 수 있다고 단언합니다. 본 연구는 현재의 수동 캘리브레이션 프로세스와 복잡한 광 시스템의 대규모 제조 요구 사항 사이의 간극을 메우는, 컴퓨터 보조 설계(CAD) 기반 테스트 인프라를 향한 기초적인 단계 역할을 합니다. 저자들은 DFT 아키텍처는 검증되었으나, 테스트 지점 선택 및 자동 테스트 패턴 생성(ATPG)을 위한 자동화 도구 개발은 향후 과제로 남아 있다고 언급했습니다.