기술 요약: OpenOpt – 등가 회로 모델 기반의 오픈 소스 SRAM 최적화 도구

1. 문제 정의

반도체 공정 노드가 미세화됨에 따라, 정적 랜덤 액세스 메모리(SRAM) 설계는 전력, 성능, 면적(PPA)과 수율 사이의 균형을 맞추는 데 있어 중대한 과제에 직면해 있습니다. 전통적인 설계 흐름은 고정밀 SPICE 시뮬레이션과 수동 반복 작업에 크게 의존하며, 이는 수백만 개의 셀을 포함하는 대규모 어레이의 경우 계산 비용이 매우 높습니다. 전체 어레이에 대한 SPICE 시뮬레이션 실행 시간은 어레이 크기에 따라 초선형적으로 증가하여 병목 현상을 유발합니다.

또한, 기존의 최적화 접근 방식은 다음과 같은 두 가지 한계점을 가집니다:

1. 시뮬레이션 효율성: 대리 모델(예: 신경망)은 물리적 해석 능력이 부족하고 희소한 샘플링이나 경계 조건에서의 정확도가 떨어지며, 기존의 분석 모델들은 전력 모델링 및 트랜지스터 간 결합(inter-transistor coupling)을 간과하는 경우가 많습니다.
2. 분리된 최적화: 많은 프레임워크가 아키텍처 수준의 구성(행/열 개수, 멀티플렉싱 비율)과 트랜지스터 레벨의 크기 결정(sizing)을 별개의 순차적 단계로 취급합니다. 이러한 분리는 아키텍처 선택이 트랜지스터 크기 결정의 효용성에 큰 영향을 미치고 그 반대도 마찬가지인 상황에서, 결합된 설계 공간 내의 전역 최적해를 찾는 것을 방해합니다.

2. 방법론

본 논문은 고정밀 등가 회로 모델을 사용하여 SRAM 아키텍처와 트랜지스터 크기 결정을 공동으로 최적화하는 공동 최적화 프레임워크인 OpenOpt를 제안합니다. 워크플로우는 세 가지 핵심 구성 요소로 이루어집니다.

A. 시뮬레이션 가속을 위한 등가 회로 모델

시뮬레이션 병목 현상을 해결하기 위해, 저자들은 비활성 SRAM 셀을 컴팩트한 등가 RC 부하 및 정적 전력 모델로 대체하였습니다.

• 계층적 모델링: 중앙 셀은 완전한 6T SRAM이고 주변 8개 셀은 등가 회로로 대체된 3×3 어레이 모델을 구축합니다.
• 구성 요소 단순화:
  • 비트 라인 (BL/BLB): 선택되지 않은 행의 경우 액세스 트랜지스터가 꺼져 있으므로 순수 커패시턴스($C_{BL}$)로 모델링합니다.
  • 워드 라인 (WL): 복잡한 RC 네트워크 없이 지배적인 동작을 포착하는 단순화된 단일 커패시턴스 방식($C_{WL}$)으로 모델링합니다.
  • 정적 전력: 셀 레벨 시뮬레이션에서 도출된 저항($R_{static}$)으로 모델링합니다.
• 확장성: 모델은 선형 중첩 원리를 통해 임의의 $m \times n$ 어레이로 확장되므로, 계산 복잡도가 어레이 크기와 분리되어 유지됩니다.
• 아키텍처 페널티: 칩 선택 디코딩(서브 어레이 개수에 따른 로그 시간 지연) 및 컬럼 멀티플렉싱(멀티플렉싱 비율에 따른 지연 및 전력)에 대한 페널티를 분석적으로 모델링하여, 최적화 도구가 주변부 오버헤드를 고려하도록 합니다.

B. 통합 탐색 공간 및 최적화 알고리즘

OpenOpt은 다음을 포함하는 통합된 탐색 공간을 정의합니다:

• 아키텍처 파라미터: 총 용량에 의해 제한되는 행의 수($r$), 열의 수($c$), 멀티플렉싱 비율($\mu$), 서브 어레이의 수($n_a$).
• 트랜지스터 파라미터: 폭($W_{PU}, W_{PD}, W_{PG}$), 길이($L$), 그리고 문턱 전압($V_{th}$).

프레임워크는 이 공간을 탐색하기 위해 7가지 최적화 알고리즘을 통합합니다:

• 단일 목적 함수 알고리즘: Simulated Annealing (SA), Particle Swow Optimization (PSO), Constrained Bayesian Optimization (CBO), SMAC, 그리고 RoSE-Opt. 이들은 복합 성능 지표(Figure of Merit, FoM)를 최대화합니다.
• 다중 목적 함수 알고리즘: NSGA-II 및 MOEA/D. 이들은 파레토 프런트(Pareto front)를 탐색하기 위해 SNM, 전력, 지연, 면적을 직접 최적화합니다.

C. 평가 지표

단일 목적 함수 알고리즘의 경우, 다음과 같은 종합적인 FoM이 계산됩니다:
$$\text{FoM} = \log_{10} \left( \frac{\text{SNM}_{\min}}{\text{Power}_{\max} \times \text{Delay}_{\max} \times \sqrt{\text{Area}}} \right)$$
다중 목적 함수 알고리즘은 파레토 최적의 트레이드오프를 생성하기 위해 가공되지 않은 원시 지표를 활용합니다.

3. 주요 기여

1. 고정밀 등가 회로 모델: 비활성 셀을 RC 부하로 대체하여 높은 정확도를 유지하면서도 최대 61.4배의 시뮬레이션 가속을 달성한 모델입니다 (읽기/쓰기 지연 오차 < 0.22%, 전력 오차 < 1.68%).
2. 통합 공동 최적화 플랫폼: 아키텍처와 트랜지스터 크기 결정을 동시에 탐색하며, 절제 연구(ablation studies)를 통해 이 두 단계가 중복된 개선이 아닌 상호 보완적인 이득을 제공함을 입증했습니다.
3. 오픈 소스 툴체인: 5개의 단일 목적 알고리즘과 2개의 다중 목적 알고리즘을 통합하여 SRAM 설계 커뮤니티를 지원하기 위해 공개되었습니다.

4. 실험 결과

실험은 FreePDK45 공정 노드에서 목표 용량 32 KB × 8 (262,144 비트)를 대상으로 수행되었습니다.

• 시뮬레이션 정확도: 등가 회로 모델은 다양한 어레이 크기(32×16 ~ 512×512)에 대해 전체 SPICE 시뮬레이션과 비교했을 때 무시할 만한 오차를 보였으며, 전력 오차는 1.68% 이내로 제한되었습니다.
• 알고리즘 성능: 테스트된 7개 알고리즘 중 MOEA/D가 가장 우수한 성능 지표(8.2721)를 달성했습니다.
  • 최적화되지 않은 베이스라인 대비 개선 사항:
    • 면적 (Area): 73.6% 감소 (0.4773 mm²에서 0.1253 mm²로).
    • 피크 전력 (Peak Power): 42.3% 감소.
    • SNM (안정성): 6.2% 향상 (0.273 V에서 0.290 V로).
    • 지연 (Delay): 읽기 및 쓰기 지연이 각각 11.3% 및 14.9% 개선되었습니다.
• 절제 연구 (아키텍처 vs. 크기 결정):
  • 아키텍처 선택 (Stage 0→1): 1024개의 작은 서브 어레이를 128개의 중간 크기 어레이로 통합하는 것이 전체 FoM 이득의 **약 84%**를 차지했으며, 이는 주로 주변부 오버헤드(디코더, 센스 앰프, 라우팅)를 줄임으로써 발생했습니다.
  • 트랜지스터 크기 결정 (Stage 1→2): 풀업/풀다운 비율과 문턱 전압을 조정함으로써 면적을 16.6% 추가로 줄이고 SNM을 6.3% 개선하는 등 상호 보완적인 미세 조정을 제공했습니다.

5. 의의 및 주장

본 논문은 OpenOpt이 SRAM 최적화의 핵심 병목 현상인 시뮬레이션 효율성과 분리된 설계 문제를 해결한다고 주장합니다. 등가 회로 모델을 활용함으로써, 이 프레임워크는 이전에는 계산적으로 불가능했던 아키텍처-크기 결정 결합 공간의 탐색을 가능하게 합니다.

저자들은 공동 최적화 전략이 필수적임을 강조합니다. 아키텍처 선택이나 트랜지스터 크기 결정 중 어느 하나만으로는 전역 최적해에 도달할 수 없습니다. 실험 결과는 아키텍처 재구성이 효율성 이득의 대부분을 제공하는 반면, 트랜지스터 크기 결정은 필요한 미세 조정을 제공한다는 점을 검증합니다. 이 툴체인의 공개 배포는 자동화된 SRAM 설계 최적화 연구를 촉진하는 것을 목표로 합니다.