Sintesi Tecnica: OpenOpt – Un Ottimizzatore di SRAM Open-Source Basato su un Modello di Circuito Equivalente

1. Definizione del Problema

Con la riduzione delle dimensioni dei nodi di processo dei semiconduttori, la progettazione della memoria SRAM (Static Random Access Memory) affronta sfide critiche nel bilanciare Potenza, Prestazioni e Area (PPA) rispetto alla resa (yield). I flussi di progettazione tradizionali si affidano pesantemente all'iterazione manuale e a simulazioni SPICE ad alta precisione, che diventano computazionalmente proibitive per array di grandi dimensioni contenenti milioni di celle. Il tempo di esecuzione delle simulazioni SPICE su intero array cresce in modo super-lineare con la dimensione dell'array, creando un collo di bottiglia.

Inoltre, gli approcci di ottimizzazione esistenti soffrono spesso di due limitazioni:

1. Efficienza di Simulazione: I modelli surrogati (ad esempio, le reti neurali) mancano di interpretabilità fisica e faticano con l'accuratezza in condizioni di campionamento rado o di contorno, mentre i precedenti modelli analitici spesso trascurano la modellazione della potenza e l'accoppiamento inter-transistor.
2. Ottimizzazione Disaccoppiata: Molti framework trattano la configurazione a livello di architettura (conteggio righe/colonne, rapporti di multiplexing) e la dimensionatura a livello di transistor come fasi separate e sequenziali. Questo disaccoppiamento impedisce la scoperta di soluzioni globalmente ottimali all'interno dello spazio di progettazione congiunto, poiché le scelte architettoniche influenzano significativamente l'efficacia della dimensionatura dei transistor e viceversa.

2. Metodologia

Il documento propone OpenOpt, un framework di co-ottimizzazione che ottimizza congiuntamente l'architettura SRAM e la dimensionatura dei transistor utilizzando un modello di circuito equivalente ad alta fedeltà. Il flusso di lavoro consiste in tre componenti principali:

A. Modello di Circuito Equivalente per l'Accelerazione della Simulazione

Per affrontare il collo di bottiglia della simulazione, gli autori sostituiscono le celle SRAM inattive con carichi RC equivalenti compatti e modelli di potenza statica.

• Modellazione Gerarchica: Viene costruito un modello di array 3×3 in cui la cella centrale è una SRAM a 6T completa, mentre le 8 celle circostanti sono sostituite da circuiti equivalenti.
• Semplificazione dei Componenti:
  • Bit Lines (BL/BLB): Modellate come capacità pura ($C_{BL}$) per le righe non selezionate, poiché i transistor di accesso sono spenti.
  • Word Lines (WL): Modellate con un approccio semplificato a singola capacità ($C_{WL}$) che cattura il comportamento dominante senza reti RC complesse.
  • Potenza Statica: Modellata come una resistenza ($R_{static}$) derivata dalla simulazione a livello di cella.
• Scalabilità: Il modello si estende ad arbitrarie matrici $m \times n$ tramite sovrapposizione lineare, garantendo che la complessità computazionale rimanga scollegata dalla dimensione dell'array.
• Penalità Architetturali: Il framework modella analiticamente le penalità per la decodifica del chip-select (ritardo logaritmico basato sul numero di sub-array) e il multiplexing delle colonne (ritardo e potenza basati sul rapporto di multiplexing), assicurando che l'ottimizzatore tenga conto dell'overhead periferico.

B. Spazio di Ricerca Congiunto e Algoritmi di Ottimizzazione

OpenOpt definisce uno spazio di ricerca unificato che comprende:

• Parametri Architetturali: Numero di righe ($r$), colonne ($c$), rapporto di multiplexing ($\mu$) e numero di sub-array ($n_a$), vincolati dalla capacità totale.
• Parametri dei Transistor: Larghezze ($W_{PU}, W_{PD}, W_{PG}$), lunghezze ($L$) e tensioni di soglia ($V_{th}$).

Il framework integra sette algoritmi di ottimizzazione per navigare questo spazio:

• Obiettivo Singolo: Simulated Annealing (SA), Particle Swarm Optimization (PSO), Constrained Bayesian Optimization (CBO), SMAC e RoSE-Opt. Questi massimizzano una Figura di Merito (FoM) composita.
• Multi-Obiettivo: NSGA-II e MOEA/D. Questi ottimizzano direttamente SNM, Potenza, Ritardo e Area per esplorare la frontiera di Pareto.

C. Metrica di Valutazione

Per gli algoritmi a obiettivo singolo, viene calcolata una FoM completa:
$$\text{FoM} = \log_{10} \left( \frac{\text{SNM}_{\min}}{\text{Power}_{\max} \times \text{Delay}_{\max} \times \sqrt{\text{Area}}} \right)$$
Gli algoritmi multi-obiettivo utilizzano metriche grezze per generare trade-off Pareto-ottimali.

3. Contributi Chiave

1. Modello di Circuito Equivalente ad Alta Fedeltà: Un modello che sostituisce le celle inattive con carichi RC, ottenendo un'accelerazione della simulazione fino a 61,4× mantenendo un'alta accuratezza (errore di ritardo di lettura/scrittura < 0,22%, errore di potenza < 1,68%).
2. Piattaforma di Co-Ottimizzazione Unificata: Un framework che esplora simultaneamente l'architettura e la dimensionatura dei transistor, dimostrando attraverso studi di ablazione che queste due fasi forniscono guadagni complementari piuttosto che miglioramenti ridondanti.
3. Toolchain Open-Source: Integrazione di cinque algoritmi a obiettivo singolo e due multi-obiettivo, rilasciati pubblicamente per supportare la comunità di progettazione SRAM.

4. Risultati Sperimentali

Gli esperimenti sono stati condotti utilizzando il nodo di processo FreePDK45 con una capacità target di 32 KB × 8 (262.144 bit).

• Accuratezza della Simulazione: Il modello di circuito equivalente ha mostrato un errore trascurabile rispetto alle simulazioni SPICE complete in vari array (da 32×16 a 512×512), con errori di potenza limitati all'1,68%.
• Prestazioni degli Algoritmi: Tra i sette algoritmi testati, MOEA/D ha ottenuto la migliore Figura di Merito (8,2721).
  • Miglioramenti rispetto al Baseline non Ottimizzato:
    • Area: Ridotta del 73,6% (da 0,4773 mm² a 0,1253 mm²).
    • Potenza di Picco: Ridotta del 42,3%.
    • SNM (Stabilità): Migliorata del 6,2% (da 0,273 V a 0,290 V).
    • Ritardo: I ritardi di lettura e scrittura sono migliorati rispettivamente dell'11,3% e del 14,9%.
• Studio di Ablazione (Architettura vs Dimensionatura):
  • Selezione dell'Architettura (Stadio 0→1): La consolidazione di 1024 piccoli sub-array in 128 array di medie dimensioni ha contribuito per circa l'84% del guadagno totale di FoM, principalmente riducendo l'overhead periferico (decodificatori, amplificatori di rilevamento, routing).
  • Dimensionatura dei Transistor (Stadio 1→2): Ha fornito raffinamenti complementari, riducendo ulteriormente l'area del 16,6% e migliorando l'SNM del 6,3% regolando i rapporti pull-up/pull-down e le tensioni di soglia.

5. Significato e Rivendicazioni

Il documento afferma che OpenOpt affronta i colli di bottiglia critici dell'efficienza di simulazione e della progettazione disaccoppiata. Sfruttando un modello di circuito equivalente, il framework consente l'esplorazione di uno spazio congiunto di architettura e dimensionatura che era precedentemente computazionalmente intrattabile.

Gli autori sottolineano che la strategia di co-ottimizzazione è essenziale; né la selezione dell'architettura né la dimensionatura dei transistor da sole possono raggiungere l'ottimo globale. I risultati validano che la riorganizzazione dell'architettura fornisce la maggior parte dei guadagni di efficienza, mentre la dimensionatura dei transistor offre il fine-tuning necessario. Il rilascio pubblico della toolchain mira a facilitare ulteriore ricerca e adozione della progettazione automatizzata di SRAM.